KR20080085409A - 커플링 노이즈를 감소시키는 플래쉬 메모리 - Google Patents

커플링 노이즈를 감소시키는 플래쉬 메모리 Download PDF

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KR20080085409A
KR20080085409A KR1020070026887A KR20070026887A KR20080085409A KR 20080085409 A KR20080085409 A KR 20080085409A KR 1020070026887 A KR1020070026887 A KR 1020070026887A KR 20070026887 A KR20070026887 A KR 20070026887A KR 20080085409 A KR20080085409 A KR 20080085409A
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삼성전자주식회사
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Abstract

플래쉬 메모리는 스트링 선택 트랜지스터들, 접지 선택 트랜지스터들, 복수개의 메모리 셀들 및 제1 그룹의 더미 메모리 셀들 및 제2 그룹의 더미 메모리 셀들을 포함한다. 리드 동작 시에 제1 그룹의 더미 메모리 셀들 및 제2 그룹의 더미 메모리 셀들의 게이트에 일정한 전압을 인가하여 워드 라인 사이의 간격의 감소로 인한 커플링 노이즈를 감소시킬 수 있다.

Description

커플링 노이즈를 감소시키는 플래쉬 메모리{Flash memory for reducing coupling noise}
도 1은 종래의 낸드 플래쉬 메모리를 나타내는 회로도이다.
도 2는 도 1의 N 개의 스트링들 중 하나의 스트링과 리드 동작 시 첫 번째 워드 라인과 마지막 워드라인에 접속되는 메모리 셀들에 접지 선택 트랜지스터와 스트링 선택 트랜지스터에 의하여 커플링 노이즈가 발생하는 것을 나태는 다이어그램이다.
도 3은 도 1 및 도 2의 하나의 스트링의 워드 라인 사이의 커패시턴스를 나타내는 개략도이다.
도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리를 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 플래쉬 메모리의 구성을 나타내는 회로도이다.
도 6은 도 5의 플래쉬 메모리의 리드 동작 시에 선택된 하나의 스트링의 메모리 셀들에서 커플링 노이즈가 방지되는 것을 나타낸다.
본 발명은 플래쉬 메모리에 관한 것으로, 보다 상세하게는 프로그램 및 리드 동작 시에 첫 번째 및 마지막 워드 라인에 접속되는 메모리 셀들의 간섭 노이즈를 방지할 수 있는 낸드형 플래쉬 메모리에 관한 것이다.
플래쉬 플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플래시로 나뉘어 진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.
도 1은 종래의 낸드 플래쉬 메모리를 나타내는 회로도이다.
도 1을 참조하면, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들의 개수는 보통 16개, 32개 또는 64개 등으로 한다.
도 1에서는 32개의 메모리 셀을 하나의 스트링으로 하여 N 개의 스트링이 존 재한다. 메모리 셀들은 하나의 워드 라인에 의하여 제어되며. 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 도 1의 플래쉬 메모리에서 0 또는 1의 데이터의 판별은 각 메모리 셀들의 트랜지스터의 컨트롤 게이트에서 본 트랜지스터의 문턱 전압으로 구분한다. 예를 들어 선택된 워드 라인(WL31)에 0V를 인가하고, 비선택 워드 라인들에는 Vcc 이상의 전압을 인가한다. 또한 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에는 Vcc를 인가하여 스트링 선택 트랜지스터들(SST)과 접지 선택 트랜지스터들(GST)을 도통 상태로 만든다. 다음 소스를 접지 시킨 상태에서 비트라인들에 0에서 Vcc 사이의 전압을 인가하여 흐르는 전류를 감지하고 일정수준 이상이면 온 상태, 그 이하는 오프 상태로 구분하고 있으며, 통상 온 상태의 문턱전압은 -3V 이하, 오프 상태의 문턱 전압은 1V 이상이며, 통상 프로그램된 메모리 셀 트랜지스터의 문턱전압은 1V로 양(+)의 문턱 전압의 상태이다.
집적도(density)가 향상됨에 따라 워드 라인과 워드 라인 사이의 간격이 좁혀지고, 이는 인접한 워드 라인들 사이에서 RC 딜레이와 커패시턴스에 의한 커플링 노이즈를 유발시킨다.
즉, 리드 동작 시에 스트링 선택 트랜지스터들(SST)의 게이트들에는 스트링 선택 라인(SSL)을 통하여 Vcc가 인가되고, 접지 선택 트랜지스터들(GST)의 게이트들에는 접지 선택 라인(GSL)을 통하여 Vcc가 인가되기 때문에, 스트링 선택 라인(SSL)에 인접한 메모리 셀들(MC31)과 접지 선택 라인(GSL)에 인접한 메모리 셀들(MC0)에는 워드 라인 사이의 간격의 감소로 인한 커플링 노이즈가 발생하게 된다. 이 커플링 노이즈는 리드 동작 시에 정확한 데이터를 판독할 수 없게 한다.
도 2는 도 1의 N 개의 스트링들 중 하나의 스트링(S1)과 리드 동작 시 첫 번째 워드 라인(WL0)과 마지막 워드라인(WL31)에 접속되는 메모리 셀들(MC0, MC31)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SSL)에 의하여 커플링 노이즈가 발생하는 것을 나태는 다이어그램이다.
도 2를 참조하면, 메모리 셀(MC31)의 리드 동작 시에 비트 라인이 디스 차지되는 동안에 메모리 셀(MC31)은 일정 전압이 유지되어야 하나 도 2와 같이 전압이 급격히 변하는 부분(10)이 발생하여 메모리 셀의 전류에 영향을 주게 된다. 이러한 전압의 급격한 변화로 인하여 올바른 리드 동작을 할 수 없게 된다.
도 3은 도 1 및 도 2의 하나의 스트링의 워드 라인 사이의 커패시턴스를 나타내는 개략도이다.
도 3에서 컨트롤 게이트들(120, 130, 140), 플로팅 게이트들(130, 150, 170) 및 활성 영역들(182, 184, 186, 188)에 의하여 도 2의 메모리 셀들이 정의될 수 있다. 여기서 컨트롤 게이트들(120, 130, 140)은 각각 해당하는 워드 라인들이라고 할 수 있다. 비트 라인(110)이 도 2의 비트라인(BL0)이고 컨트롤 게이트(140)가 메모리 셀(MC31)의 컨트롤 게이트라면, 워드 라인(WL31)에 나타나는 커패시턴스는 아래의 [수학식 1]과 같다.
CWL = CWL_WL + CWL_BL + CSUB + COTHERS
CSUB = CONO*COX/(CONO + COX)
여기서, CWL_WL은 워드 라인(120, 130)사이의 커패시턴스이고, CWL_BL은 워드 라인(140)과 비트 라인(110) 사이의 커패시턴스이고, CSUB는 컨트롤 게이트(140)와 플로팅 게이트(150) 사이의 커패시턴스와 게이트 산화막의 커패시턴스의 병렬 합성 커패시턴스이고, COTHERS는 나머지 요소들로 인한 커패시턴스이다.
즉, 집적도의 향상으로 인하여 워드 라인들 사이의 간격이 줄어들어서 리드 동작 시에 커플링 노이즈가 증가하게 되는 것이다.
상기 문제점을 해결하기 위한 본 발명의 목적은 감소된 워드 라인 사이의 간격으로 인한 커플링 노이즈를 방지할 수 있는 플래쉬 메모리를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플래쉬 메모리는 복수개의 비트라인들 각각에 연결되는 스트링 선택 트랜지스터들, 공통 소스 라인에 연결되는 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들 각각과 상기 접지 선택 트랜지스터를 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들 각각에 접속되는 복수개의 메모리 셀들, 상기 복수개의 메모리 셀들 중 첫 번째 워드 라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제1 그룹의 더미 메모리 셀들 및 상기 복수개의 메모리 셀들 중 마지막 워드 라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 각각에 접속되는 제2 그룹의 더미 메모리 셀들을 포함한다. 상기 제1 그룹의 더미 메모리 셀들 및 상기 제2 그룹의 더미 메모리 셀들의 컨트롤 게이트에 일정 전압을 인가하여 선택된 메모리 셀과 상기 첫 번째 워드 라인 및 상기 마지막 워드 라인 사이의 노이즈를 감소시키고, 상기 복수개의 메모리 셀들의 컨트롤 게이트들과 상기 제1 및 제2 그룹의 더미 셀들의 컨트롤 게이트들은 동시에 패터닝(patterning)된다.
실시예에 있어서, 상기 첫 번째 및 마지막 워드라인들과 상기 비트라인들 중 선택되지 않은 비트라인에 접속되는 메모리 셀들에는 상기 제1 및 제2 그룹의 더미 메모리 셀들에 의하여 상기 노이즈가 발생하지 않을 수 있다.
실시예에 있어서, 상기 제1 그룹의 더미 메모리 셀들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 메모리 셀들이 연결되는 제2 더미 워드 라인에는 프로그램 동작 시에 전원 전압의 두배 이상 상기 복수개의 워드 라인들에 인가되는 프로그램 금지 전압 이하의 전압이 인가될 수 있다.
실시예에 있어서, 상기 제1 및 제2 더미 워드 라인에는 소거 동작 시에 접지 전압이 계속 인가되고, 리드 동작 시에는 상기 복수개의 워드 라인들에 인가되는 리드 전압이 인가될 수 있다.
실시예에 있어서, 상기 제1 그룹의 더미 메모리 셀들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 메모리 셀들이 연결되는 제2 더미 워드 라인에는 프로그램 동작 시에 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압이 인가될 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 플래쉬 메모리는 복수개의 비트라인들 각각에 연결되는 스트링 선택 트랜지스터들, 공통 소스 라인 에 연결되는 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들 각각과 상기 접지 선택 트랜지스터를 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들 각각에 접속되는 복수개의 메모리 셀들, 상기 복수개의 메모리 셀들 중 첫 번째 워드 라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제1 그룹의 더미 트랜지스터들 및 상기 복수개의 메모리 셀들 중 마지막 워드 라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 각각에 접속되는 제2 그룹의 더미 트랜지스터들을 포함한다. 상기 제1 그룹의 더미 트랜지스터들 및 상기 제2 그룹의 더미 트랜지스터들의 컨트롤 게이트에 일정 전압을 인가하여 선택된 메모리 셀과 상기 첫 번째 및 마지막 워드 라인 사이의 노이즈를 감소시키고, 상기 복수개의 메모리 셀들의 컨트롤 게이트들과 상기 제1 및 제2 그룹의 더미 트랜지스터들의 컨트롤 게이트들은 동시에 패터닝(patterning)된다.
실시예에 있어서, 상기 제1 그룹의 더미 트랜지스터들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 트랜지스터들이 연결되는 제2 더미 워드 라인에는 프로그램 및 리드 동작 시에 전원 전압이 인가될 수 있다.
실시예에 있어서, 상기 제1 그룹의 더미 트랜지스터들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 트랜지스터들이 연결되는 제2 더미 워드 라인에는 소거 동작 시에 접지 전압이 인가될 수 있다.
따라서 본 발명의 실시예들에 따른 플래쉬 메모리는 워드 라인들 사이의 간격의 감소로 인한 커플링 노이즈를 더미 트랜지스터 또는 더미 메모리 셀들의 게이트에 일정한 전압을 인가하여 방지할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 플래쉬 메모리는 복수개의 비트라인(BL0 ~ BLn-1)들 각각에 연결되는 스트링 선택 트랜지스터들(SST), 공통 소스 라인(CSL)에 연결되는 접지 선택 트랜지스터들(GST), 스트링 선택 트랜지스터들(SST) 각각과 접지 선택 트랜지스터들(GST) 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들(WL0 ~ WL31) 각각에 접속되는 복수개의 메모리 셀들(MC0 ~ MC31), 복수개의 메모리 셀들(MC0 ~ MC31) 중 첫 번째 워드 라인(WL0)에 접속되는 메모리 셀들(MC0)과 접지 선택 트랜지스터들(GST) 사이에 각각 접속되는 제1 그룹의 더미 트랜지스터들(DTR1), 복수개의 메모리 셀들(MC0 ~ MC31) 중 마지막 워드 라인(WL31)에 접속되는 메모리 셀들(MC31)과 소스 선택 트랜지스터들(SST) 각각에 접속되는 제2 그룹의 더미 트랜지스터들(DTR2)을 포함한다. 각각의 비트 라인들에 연결된 트랜지스터들은 각각 하나의 스트링(S1 ~ Sn)을 형성한다. 스트링 선택 트랜지스터(SST)의 게이트 라인은 스트링 선택 라인(SSL)이 되고, 접지 선택 트랜지스터들(GST)의 게이트 라인은 접지 선택 라인(GSL)이 되고 더미 트랜지스터들(DTR1, DTR2)의 게이트 라인은 더미 워드 라인들(DWL1, DWL2)이 된다. 또한 하나의 페이지를 형성하는 행 방향의 메모리 셀 트랜지스터들의 게이트 라인은 워드 라인들(WL0 ~ WL31)을 형성한다.
더미 트랜지스터들(DTR1, DTR2)은 접지 선택 트랜지스터들(GST)과 스트링 선택 트랜지스터들(SST)과 같이 플로팅 게이트는 구비하지 않고 컨트롤 게이트만 구비하여 더미 트랜지스터들(DTR1, DTR2)의 게이트들은 접지 선택 트랜지스터들(GST)과 스트링 선택 트랜지스터들(SST)들의 게이트들과 동시에 패터닝 된다. 메모리 셀들(MC0 ~ MC31)은 컨트롤 게이트와 플로팅 게이트를 구비한다.
도 4의 플래쉬 메모리의 프로그램 동작 시에 비선택된 셀 스트링은 메모리 셀들이 프로그램 되지 않도록 비선택된 비트라인으로 전원전압(Vcc)을 인가받는다. 프로그램 대상 워드 라인에는 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인에는 프로그램 금지 전압(Vpass)이 인가된다. 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 전원 전압(Vcc)이 인가되어 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 트랜지스터들(DTR1, DTR2)은 단순히 패스 트랜지스터들로만 동작하게 된다. 리드 동작 시에도 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 전원 전압(Vcc)이 인가되고, 소거 동작 시에는 제1 및 제2 더미 워드 라인들(DWL1, DWL2)이 플로팅 상태가 된다.
즉, 더미 워드 라인들(DWL1, DWL2)에 일정 전압을 인가하여 더미 트랜지스터들(DTR1, DTR2)은 각각 접지 선택 트랜지스터들(GST)과 스티링 선택 트랜지스터들로부터 메모리 셀들(MC0, MC31)쪽으로 이동하는 전자의 에너지가 약화시켜서 메모리 셀들(MC0, MC31)의 플로팅 게이트로 유입할 수 없게 된다. 따라서 프로그램 동작 시나 리드 동작 시에 커플링 노이즈가 발생하는 것을 막을 수 있다.
도 5는 본 발명의 다른 실시예에 따른 플래쉬 메모리의 구성을 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 플래쉬 메모리는 복수개의 비트라인(BL0 ~ BLn-1)들 각각에 연결되는 스트링 선택 트랜지스터들(SST), 공통 소스 라인(CSL)에 연결되는 접지 선택 트랜지스터들(GST), 스트링 선택 트랜지스터들(SST) 각각과 접지 선택 트랜지스터들(GST) 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들(WL0 ~ WL31) 각각에 접속되는 복수개의 메모리 셀들(MC0 ~ MC31), 복수개의 메모리 셀들(MC0 ~ MC31) 중 첫 번째 워드 라인(WL0)에 접속되는 메모리 셀들(MC0)과 접지 선택 트랜지스터들(GST) 사이에 각각 접속되는 제1 그룹의 더미 메모리 셀들(DMC1), 복수개의 메모리 셀들(MC0 ~ MC31) 중 마지막 워드 라인(WL31)에 접속되는 메모리 셀들(MC31)과 스트링 선택 트랜지스터들(SST) 각각에 접속되는 제2 그룹의 더미 메모리 셀들(DMC2)을 포함한다. 각각의 비트 라인들에 연결된 트랜지스터들은 각각 하나의 스트링(S1 ~ Sn)을 형성한다. 스트링 선택 트랜지스터(SST)의 게이트 라인은 스트링 선택 라인(SSL)이 되고, 접지 선택 트랜지스터들(GST)의 게이트 라인은 접지 선택 라인(GSL)이 되고 더미 메모리 셀들(DCM1, DCM2)의 게이트 라인은 더미 워드 라인들(DWL1, DWL2)이 된다. 또한 하나의 페이지를 형성하는 행 방향의 메모리 셀 트랜지스터들의 게이트 라인은 워드 라인들(WL0 ~ WL31)을 형성한다.
더미 메모리 셀들(DCM1, DCM2)은 메모리 셀들(MC0 ~ MC31)과 같이 컨트롤 게이트와 플로팅 게이트를 구비하고, 더미 메모리 셀들(DCM1, DCM2)의 게이트들과 메모리 셀들(MC0 ~ MC31)의 게이트들은 동시에 패터닝 된다. 스트링 선택 트랜지스터들(SST)과 접지 선택 트랜지스터들(GST)은 컨트롤 게이트만 구비한다.
도 5의 플래쉬 메모리의 프로그램 동작 시에 비선택된 셀 스트링은 메모리 셀들이 프로그램 되지 않도록 비선택된 비트라인으로 전원 전압(Vcc)을 인가받는다. 프로그램 동작 시에는 프로그램 대상 워드 라인으로 프로그램 전압(Vpgm)이 인가되고, 나머지 워드 라인에는 프로그램 금지 전압(Vpass)이 인가되며, 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 프로그램 금지 전압(Vpass) 또는 2Vcc 이상 Vpass 이하의 프로그램 금지 전압(Vpass)이 인가되고, 접지 선택 라인(GSL)에는 접지전압(0V)이 인가되고, 스트링 선택 라인(SSL)에는 전원전압(Vcc)이 인가되고, 공통 소스 라인(CSL)에는 전원전압(Vcc)이 인가된다.
도 5의 플래쉬 메모리의 리드 동작 시에는, 선택 워드 라인에는 접지 전압(0V)이 인가되고, 비선택 워드 라인들에는 판독 전압(Vread)이 인가되고, 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 비선택 워드 라인들에 인가되는 판독 전압(Vread)이 인가되고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 판독 전압(Vread)이 인가되고, 선택 비트 라인에는 선택된 비트 라인을 프리차지하기 위 한 1V 정도의 전압이 인가되고, 비선택된 비트라인들에는 접지 전압(0V)이 인가된다. 소거 동작 시에는 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 접지 전압(0V)이 인가된다.
이렇게 프로그램 동작 시에나 리드 동작 시에 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 일정한 전압을 인가하면, 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)은 각각 접지 선택 트랜지스터들(GST)과 스트링 선택 트랜지스터들(SST)로부터 메모리 셀들(MC0, MC31)까지 전자의 이동 거리를 증가시켜서, 전자가 메모리 셀들(MC0, MC31)의 플로팅 게이트로 유입할 수 없게 된다. 따라서 프로그램 동작 시나 리드 동작 시에 워드 라인 사이의 커패시턴스에 의하여 유발되는 커플링 노이즈를 방지할 수 있다.
도 6은 도 5의 플래쉬 메모리의 리드 동작 시에 선택된 하나의 스트링의 메모리 셀들에서 커플링 노이즈가 방지되는 것을 나타낸다.
도 6을 참조하면, T1 구간에서 선택된 비트라인(BL0)을 프리차지 하기 위하여 1V 정도의 전압을 인가한다. 선택된 워드 라인(WL31)에는 접지 전압(Ov)가 인가된다. 이 때 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 일정전압, 즉 리드전압(Vread)이 인가된다. T2 구간에서 선택된 비트라인(BL0)이 디스차지되는 동안 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)에는 리드 전압(Vread)이 인가되고, 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에는 T1 구간에서와 마찬가지로 리드 전압(Vread)이 계속 인가된다. 이 때 선택된 워드 라인(WL31)에서는 일정한 전압(V1)에 의한 전류를 감지하여 리드 동작을 수행한다. T3 구간과 T4 구간에서도 마찬가 지이다. 리드 동작 시에 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 리드 전압(Vread)을 계속 인가하여 커플링 노이즈를 방지할 수 있다. 도 6에서는 도 2의 급격한 변화부분(10)이 나타나지 않음을 알 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 플래쉬 메모리는 워드 라인들 사이의 간격의 감소로 인한 커플링 노이즈를 더미 트랜지스터 또는 더미 메모리 셀들의 게이트에 일정한 전압을 인가하여 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 복수개의 비트라인들 각각에 연결되는 스트링 선택 트랜지스터들;
    공통 소스 라인에 연결되는 접지 선택 트랜지스터들;
    상기 스트링 선택 트랜지스터들 각각과 상기 접지 선택 트랜지스터를 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들 각각에 접속되는 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들 중 첫 번째 워드 라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제1 그룹의 더미 메모리 셀들; 및
    상기 복수개의 메모리 셀들 중 마지막 워드 라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 각각에 접속되는 제2 그룹의 더미 메모리 셀들을 포함하며, 상기 제1 그룹의 더미 메모리 셀들 및 상기 제2 그룹의 더미 메모리 셀들의 컨트롤 게이트에 일정 전압을 인가하여 선택된 메모리 셀과 상기 첫 번째 워드 라인 및 상기 마지막 워드 라인 사이의 노이즈를 감소시키고, 상기 복수개의 메모리 셀들의 컨트롤 게이트들과 상기 제1 및 제2 그룹의 더미 셀들의 컨트롤 게이트들은 동시에 패터닝(patterning) 되는 것을 특징으로 하는 플래쉬 메모리.
  2. 제1항에 있어서, 상기 첫 번째 및 마지막 워드라인들과 상기 비트라인들 중 선택되지 않은 비트라인에 접속되는 메모리 셀들에는 상기 제1 및 제2 그룹의 더미 메모리 셀들에 의하여 상기 노이즈가 발생하지 않는 것을 특징으로 하는 플래쉬 메모리.
  3. 제1항에 있어서, 상기 제1 그룹의 더미 메모리 셀들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 메모리 셀들이 연결되는 제2 더미 워드 라인에는 프로그램 동작 시에 전원 전압의 두배 이상 상기 복수개의 워드 라인들에 인가되는 프로그램 금지 전압 이하의 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
  4. 제3항에 있어서, 상기 제1 및 제2 더미 워드 라인에는 소거 동작 시에 접지 전압이 계속 인가되고, 리드 동작 시에는 상기 복수개의 워드 라인들에 인가되는 리드 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
  5. 제1항에 있어서, 상기 제1 그룹의 더미 메모리 셀들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 메모리 셀들이 연결되는 제2 더미 워드 라인에는 프로그램 동작 시에 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
  6. 제5항에 있어서, 상기 제1 및 제2 더미 워드 라인에는 소거 동작 시에 접지 전압이 인가되고, 리드 동작 시에는 상기 복수개의 워드 라인들에 인가되는 리드 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
  7. 제1항에 있어서, 상기 제1 및 제2 그룹의 더미 메모리 셀들은 상기 복수개의 메모리 셀들과 동일한 크기로 형성되는 것을 특징으로 하는 플래쉬 메모리.
  8. 제1항에 있어서, 상기 복수개의 메모리 셀들은 멀티 레벨 셀인 것을 특징으로 하는 플래쉬 메모리.
  9. 복수개의 비트라인들 각각에 연결되는 스트링 선택 트랜지스터들;
    공통 소스 라인에 연결되는 접지 선택 트랜지스터들;
    상기 스트링 선택 트랜지스터들 각각과 상기 접지 선택 트랜지스터를 각각의 사이에 직렬로 접속되며, 복수개의 워드 라인들 각각에 접속되는 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들 중 첫 번째 워드 라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제1 그룹의 더미 트랜지스터들; 및
    상기 복수개의 메모리 셀들 중 마지막 워드 라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 각각에 접속되는 제2 그룹의 더미 트랜지스터들을 포함하며, 상기 제1 그룹의 더미 트랜지스터들 및 상기 제2 그룹의 더미 트랜지스터들의 컨트롤 게이트에 일정 전압을 인가하여 선택된 메모리 셀과 상기 첫 번째 및 마지막 워드 라인 사이의 노이즈를 감소시키고, 상기 복수개의 메모리 셀들의 컨트 롤 게이트들과 상기 제1 및 제2 그룹의 더미 트랜지스터들의 컨트롤 게이트들은 동시에 패터닝(patterning) 되는 것을 특징으로 하는 플래쉬 메모리.
  10. 제9항에 있어서, 상기 첫 번째 및 마지막 워드라인들과 상기 비트라인들 중 선택되지 않은 비트라인에 접속되는 메모리 셀들에는 상기 제1 및 제2 그룹의 더미 트랜지스터들에 의하여 상기 노이즈가 발생하지 않는 것을 특징으로 하는 플래쉬 메모리.
  11. 제9항에 있어서, 상기 제1 그룹의 더미 트랜지스터들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 트랜지스터들이 연결되는 제2 더미 워드 라인에는 프로그램 및 리드 동작 시에 전원 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
  12. 제9항에 있어서, 상기 제1 그룹의 더미 트랜지스터들이 연결되는 제1 더미 워드 라인 및 상기 제2 그룹의 더미 트랜지스터들이 연결되는 제2 더미 워드 라인에는 소거 동작 시에 접지 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리.
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