KR100905868B1 - 플래시 메모리 소자의 동작 방법 - Google Patents

플래시 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 플래시 메모리소자의 동작 방법에 있어서, 프로그램 금지 셀이 연결된 비트라인 및 드레인 선택 트랜지스터에 전원전압을 인가하고, 상기 비트라인에 연결되며 이미 프로그램된 메모 리셀이 연결되는 워드라인에 양의 전압을 인가하는 단계; 및 선택된 워드라인에 프로그램 전압을 인가하고, 선택되지 않은 워드라인들에 패스전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
프리차지, 비트라인, 프로그램 금지

Description

플래시 메모리 소자의 동작 방법{Method of operating a flash memory device}
본 발명은 플래시 메모리 소자의 동작 방법에 관한 것으로, 특히 프로그램 금지셀이 연결된 비트라인이 충분히 부스팅 되도록 하는 플래시 메모리 소자의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM(Random Access Memory) 제품과 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다.
이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다. 플래시 메모리는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(reflash) 기능이 불필요하다는 장점이 있다.
플래시 메모리는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀(cell)당 1개의 콘택(contact)이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에는 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서 낸드형 플래쉬 메모리 장치는 MP3, 디지털 카메라(digital camera), 모바일(mobile) 및 보조 기억 장치 등 디지털 기기의 사용 급증에 따라서 차세대 메모리 소자로 각광받고 있다.
도 1은 낸드 플래시 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
도 1을 참조하면, 낸드 플래시 소자의 단위 스트링은 단위 스트링을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 플로팅 게이트(floating gate)(120)와 컨트롤 게이트(control gate)(130)가 적층된 구조의 게이트를 갖는 메모리 셀들(MC0, …, MC31)이 직렬로 연결되어 하나의 스트링(string)을 구성한다.
스트링(string)은 비트라인(BL)과 연결되며, 스트링과 비트라인이 연결된 구조가 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 블록(block)은 비트라인 콘택을 중심으로 대칭적으로 배치된다. 선택 트랜지스터(DST)(SST)와 메모리 셀들(MC0, …, MC31)이 행과 열의 매트릭스(matrix) 형태로 배열되고, 동일 열에 배열된 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)의 게이트는 각각 드레인 선택 라인(Drain Selective Line : DSL) 및 소오스 선택 라인(Source Selective Line : SSL)과 접속된다. 또한, 동일 열에 배열된 메모리 셀들(MC0, …, MC31)의 게이트는 대응되는 다수의 워드라인(WL0, …, WL31)에 접속된다. 그리고 드레인 선택 트랜지스터(DST)의 드레인에는 비트라인(BL)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스에는 공통 소오스 라인(Common Source Line : CSL)이 연결된다.
상술한 구조를 갖는 낸드 플래쉬 메모리 소자의 프로그램 동작을 살펴보면 다음과 같다.
선택된 비트라인에 0V의 전압을 인가하고 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 채널 영역과 컨트롤 게이트 사이의 높은 전압 차이에 의한 파울러 노드하임(Fowler-Nordheim : 이하, "F-N"이라 한다) 터널링(tunneling)에 의해 채널 영역의 전자를 플로팅 게이트내로 주입하여 프로그램이 이루어진다.
그런데, 프로그램 전압(Vpgm)은 선택된 메모리 셀뿐만 아니라 동일한 워드라인을 따라 배열된 비선택된 메모리 셀들에도 인가되어 동일 워드라인에 연결된 비선택 메모리 셀이 프로그램되게 된다. 이러한 현상을 프로그램 디스터브(program disturb)라 하는데, 프로그램 디스터브를 방지하기 위하여 선택된 워드라인 및 비선택된 비트라인에 연결된 비선택 메모리 셀을 포함하는 스트링의 드레인 선택 트랜지스터(DST)의 소오스를 Vcc-Vth(Vcc는 전원전압, Vth는 드레인 선택 트랜지스터의 문턱전압) 레벨로 차지시키고, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드라인에 패스 전압(Vpass)을 인가하여 동일한 스트링에 종속된 메모리 셀들의 채널 전압(Vch)을 부스팅(boosting)시키어 비선택된 메모리 셀이 프로그램되는 현상을 방지한다.
상술한 바와 같이 프로그램 동작을 수행할 때, 프로그램의 순서에 따라 공통 소오스 라인 쪽의 워드라인(WL0)부터 드레인 선택 라인 쪽의 워드라인(WL31)쪽으로 차례로 프로그램을 수행하는 소오스 사이드 시퀀셜(Source Side Sequential) 방식과, 드레인 선택 라인 쪽의 워드라인(WL31)부터 소오스 라인 쪽의 워드라인(WL0)쪽으로 차례로 프로그램을 수행하는 드레인 사이드 시퀀셜(Drain Side Sequential) 방식이 있다.
상기의 드레인 사이드 시퀀셜 방식을 사용하는 것은, 간섭(Interference) 현상을 개선할 수 있으나, 비트라인 전압이 채널로 전달되는 정도가 감소되어 프로그램할 셀까지 비트라인의 프리차지 전압이 충분히 전달되지 않는 문제가 발생될 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자를 드레인 선택 라인 쪽부터 프로그램할 때, 미리 프로그램된 셀로 인해 이후에 프로그램금지 셀이 비트라인 전압을 전달받지 못하는 문제를 해결할 수 있는 플래시 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 플래시 메모리 소자의 동작 방법은,
플래시 메모리소자의 동작 방법에 있어서, 프로그램 금지 셀이 연결된 비트라인 및 드레인 선택 트랜지스터에 전원전압을 인가하고, 상기 비트라인에 연결되며 이미 프로그램된 메모 리셀이 연결되는 워드라인에 양의 전압을 인가하는 단계; 및 선택된 워드라인에 프로그램 전압을 인가하고, 선택되지 않은 워드라인들에 패스전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
삭제
상기 양의 전압은 상기 프로그램된 메모리셀이 턴 온 될 수 있는 패스 전압인 것을 특징으로 한다.
상기 프로그램 동작을 실시할 때, 상기 양의 전압을 인가한 워드라인들에 0V 전압을 제공하고, 다시 패스 전압을 제공하는 것을 특징으로 한다.
상기 프로그램 동작을 실시할 때, 상기 양의 전압을 인가한 워드라인들에 설정된 패스전압을 제공하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자의 동작 방법은,
플래시 메모리 소자의 동작 방법에 있어서, 프로그램을 금지할 메모리 셀이 포함된 비트라인에 전원전압을 인가하고, 하위 비트 프로그램이 완료된 메모리 셀이 포함된 제 1 워드라인에 제 1 패스전압을 프리차지시간동안 인가하는 단계; 및 상기 프리차지 시간 이후에, 프로그램을 위해 선택되는 제 2 워드라인에 프로그램전압을 인가하고, 또한 상기 제 1 워드라인을 포함하고, 상기 제 2 워드라인을 제외한 나머지 워드라인들에 제 2 패스 전압을 인가하여 프로그램을 수행하는 단계를 포함한다.
상기 프로그램을 수행할 메모리 셀이 포함된 비트라인은 프리차지시키지 않는 것을 특징으로 한다.
상기 제 1 패스 전압은 0V 전압보다 높고, 상기 제 2 패스전압보다 낮은 전압인 것을 특징으로 한다.
상기 프리차지 시간 이후에, 상기 제 1 워드라인에 0V 전압을 인가한 후, 다시 상기 제 2 패스전압을 인가하는 것을 특징으로 한다.
상기 비트라인의 드레인 선택 라인에는 전원전압을 인가하고, 소오스 선택 라인에는 0V 전압을 인가하는 것을 특징으로 한다.
상기 프로그램 동작은 드레인 선택 라인 쪽의 워드라인부터 소오스 선택 라인 쪽의 워드라인으로 차례로 수행되는 것을 특징으로 한다.
상기 제 1 패스 전압은, 상기 제 1 워드라인에 연결된 메모리 셀들의 문턱전압 중 가장 높은 문턱전압 보다 높은 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리소자의 동작 방법 은 프로그램 동작을 드레인 선택 라인으로부터 수행할 때, 이미 프로그램된 셀이 턴온되어 프로그램 금지 셀까지 비트라인의 프리차지 전압이 충분히 전달받음으로써 채널 부스팅 효과를 높여 디스터번스 특성이 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2a를 참조하면, 플래시 메모리 소자(200)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 메모리 셀 어레이(210)를 포함한다. 그리고 상기 메모리 셀 어레이(210)의 한 쌍의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출 하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(220)가 연결된다.
또한, 플래시 메모리 소자(200)는 입력 어드레스에 따라 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더(240)와, 입력 어드레스에 따라 페이지 버퍼부(220)를 선택하는 Y 디코더(230)를 포함한다.
그리고 프로그램 또는 데이터 독출 동작을 수행하기 위한 전압을 제공하는 전압 제공부(250) 및 상기 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, X 디 코더(240)와, Y 디코더(230)와, 전압 제공부(250)를 제어하는 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)를 구성하고 있는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어, 선택된 비트라인의 메모리 셀에 대해 프로그램, 검증 및 독출 동작을 수행하는 페이지 버퍼 회로를 복수개 포함한다.
X 디코더(240)는 전압 제공부(250)가 제공하는 동작 전압을 워드라인으로 제공하도록 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택하고, Y 디코더(230)는 입력 어드레스에 따라 페이지 버퍼부(220)의 페이지 버퍼를 선택하여 데이터 입출력 경로와 연결한다.
전압 제공부(250)는 제어부(260)의 제어 신호에 따라 동작에 필요한 전압들을 생성하여 제공하고, 제어부(260)는 플래시 메모리 소자(200)의 동작제어를 위한 제어신호를 출력한다.
도 2b는 도 2a의 메모리 셀 어레이의 일부 상세 회로도이다.
도 2b를 참조하면, 메모리 셀 어레이(210)는 두 개의 트랜지스터 사이에 직렬로 연결되는 메모리 셀들로 구성되는 스트링들이 복수개 구성되고, 각각의 스트링들은 비트라인에 각각 연결된다.
상기 스트링에 연결되는 두 개의 트랜지스터는 드레인 선택 트랜지스터(Drain Select Transistor; DST)와, 소오스 선택 트랜지스터(Source Select Transistor; SST) 이다.
스트링들이 종방향으로 나열되고, 드레인 선택 트랜지스터의 종단에 각각 비트라인들이 연결된다. 그리고 종방향으로 나열되는 스트링과 직교하는 횡방향으로 메모리 셀들의 게이트가 워드라인을 통해 공통으로 접속된다.
그리고 드레인 선택 트랜지스터들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 공통 연결되고, 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 공통 연결된다.
메모리 셀들이 횡 방향으로 연결되는 워드라인은 제1 내지 제 32 워드라인(WL0 내지 WL31)으로 구성된다.
상기와 같이 구성되는 메모리 셀 어레이(210)는 프로그램 동작시에 다음과 같이 동작전압을 제공받는다.
플래시 메모리 소자(200)는 페이지 즉, 워드라인 순서로 상기 도 2b의 제 3워드라인(WL2)의 셀들을 프로그램할 때, 제 3 워드라인(WL2)에는 고전압이 인가되고, 그밖에 다른 워드라인들에는 0V 전압이 인가된다.
그리고 DSL에는 전원전압을 인가하여 드레인 선택 트랜지스터들을 턴 온 시키고, SSL에는 0V 전압을 인가하여 소오스 선택 트랜지스터들을 턴오프 시킨다.
그리고 비트라인을 프리차지시키는데, 이때 프로그램하지 않는 셀이 연결되는 비트라인들만 프리차지시킨다. 그리고 프로그램 동작을 수행해야 하는 셀이 연결되는 비트라인들에는 0V 전압을 인가한다.
상기와 같이 동작 전압에 의해 '0'데이터가 프로그램되어야 하는 메모리 셀들은 게이트에 입력되는 고전압에 의해 터널링이 발생됨으로써 플로팅 게이트에 전 자가 이동된다. 따라서 문턱전압이 높아져서 프로그램이 된다.
한편, '1'데이터, 즉 프로그램하지 않아야 하는 메모리 셀은 비트라인에 전원전압이 프리차지됨에 따라 부스팅 효과가 발생하여 채널의 부스팅 전압이 함께 상승되고, 이에 따라 메모리 셀의 게이트와 기판간의 전압차가 프로그램이 될 수 있는 정도에 못 미치게 됨으로 프로그램이 방지된다.
다음은 프로그램을 방지해야 하는 메모리 셀이 연결된 스트링의 단면도를 나타낸다.
도 3a는 프로그램 동작시의 프로그램 금지 스트링의 단면도이다.
도 3a를 참조하면, 스트링은 비트라인 쪽에 형성되는 드레인 선택 트랜지스터와, 드레인 선택 트랜지스터에 직렬로 연결되는 메모리 셀들이 연결된다. 그리고 메모리 셀의 드레인 선택 트랜지스터가 연결되는 반대쪽에 소오스 선택 트랜지스터가 연결된다.
먼저 프로그램 여부에 따라 비트라인(BL)이 프리차지된다. 즉 프로그램해야 하는 메모리 셀이 연결된 스트링의 비트라인에 0V 전압을 인가하고, 프로그램되지 않아야 하는 메모리 셀이 연결된 스트링의 비트라인에는 전원전압(Vcc)을 인가하여 프리차지시킨다. 도 3a의 스트링은 프로그램을 하지 않아야 하는 프로그램 방지 스트링이라 가정한다.
비트라인을 프리차지 시간 이후에, 제 3 워드라인(WL2)이 프로그램을 위해 선택된 경우, 제 3 워드라인(WL2)에는 프로그램 전압(Vpgm)이 인가되고, 다른 워드라인들에는 패스전압(Vpass)이 인가된다. 그리고 DSL에 전원전압(Vcc)이 인가되고, SSL에 0V 전압이 인가된다.
앞서 언급한 각 부분의 전압 레벨은 다음과 같다.
도 3b의 각 부분에 제공되는 전압 레벨을 나타낸다.
도 3a 및 도 3b를 참조하면, 상기의 동작 전압이 인가되는 프로그램 방지 스트링은 채널(a)이 생성되면서 채널 부스팅(boosting)이 일어나고, 이에 따라 채널의 전압이 상승되면서 제 3 워드라인(WL3)에 연결되는 메모리 셀에 프로그램이 방지된다.
이때, 상기 메모리 셀 어레이(210)의 프로그램 순서를 제 1 워드라인(WL0)으로부터 시작하는 것이 아니라 제 32 워드라인(WL31)으로부터 시작하는 드레인 소오스 방식으로 프로그램하는 경우에는 문제가 발생될 수 있다.
즉, 도 3a에서 제 3 워드라인(WL2)을 프로그램하고자 하는데, 이미 제 4 워드라인(WL3)은 LSB 프로그램이 완료된 상태일 수 있다. 따라서 제 4 워드라인(WL3)에 연결된 메모리 셀 이미 문턱전압이 0V 이상으로 높아진 상태이다. 따라서 0V의 워드라인 전압에 턴 온 되지 않는다.
제 4 워드라인(WL3)에 연결된 메모리 셀이 턴 온 되지 않는다면 비트라인(BL)의 프리차지 전압이 제 3 워드라인(WL2)으로 전달되지 못한다. 따라서 프로그램 방지 스트링은 채널(a)이 생성되지 않고, 채널(b)이 생성된다. 따라서 제 3 워드라인(WL3)에 연결되는 메모리 셀까지의 채널 부스팅이 일어나지 않으므로 제 3 워드라인(WL3)에 연결된 메모리 셀은 프로그램이 되는 오동작이 발생된다.
이를 방지하기 위해 본 발명이 실시 예에서는 다음과 같은 동작 전압을 인가 한다.
도 4a는 본 발명의 실시 예에 따른 프로그램 동작시의 프로그램 금지 스트링의 단면도이고, 도 4b는 도 4a의 각 부분에 제공되는 전압 레벨을 나타낸다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시 예에 따른 프로그램 금지 스트링은 앞서 도 3a에서 설명한 바와 같이 비트라인 쪽에 형성되는 드레인 선택 트랜지스터와, 드레인 선택 트랜지스터에 직렬로 연결되는 메모리 셀들이 연결된다. 그리고 메모리 셀의 드레인 선택 트랜지스터가 연결되는 반대쪽에 소오스 선택 트랜지스터가 연결된다.
그리고 제 3 워드라인(WL2)을 프로그램하기로 하고, 드레인 소오스 방식에 의해 제 32 워드라인(WL31)부터 프로그램이 진행된다. 그리고 제 4 워드라인(WL3)에 연결된 메모리 셀만이 LSB 프로그램이 진행된 상태라고 가정한다.
동작을 위해 프로그램 방지 스트링의 비트라인(BL)은 전원전압(Vcc)에 의해 프리차지된다. 비트라인을 프리차지하는 동안 LSB 프로그램이 되어 있는 제 4 워드라인(WL3)에는 패스 전압(Vpass1)이 인가된다. 따라서 제 4 워드라인(WL3)의 메모리 셀은 턴 온 되고, 비트라인을 통해 프리차지되는 전압이 충분히 제 3 워드라인(WL2)쪽으로 전달된다.
프리차지 시간 이후에는 제 3 워드라인(WL2)에는 프로그램 전압(Vpgm)을 인가한다. 그리고 제 4 워드라인(WL3)에는 프리차지 시간 이후에 일단 0V 전압을 인가했다가, 다시 프로그램 동작을 수행할 때 패스 전압(Vpass)을 인가한다.
상기 프리차지 시간동안 제 4 워드라인(WL3)에 인가되는 패스전압(Vpass1)은 프로그램 동작 중에 워드라인들에 인가되는 패스전압(Vpass)보다는 낮고, 0V 보다는 큰 전압으로 제 4 워드라인(WL3)에 연결되는 메모리 셀이 최소한이라도 턴 온 되어 프리차지 전압을 제 3 워드라인(WL2)에 전달할 수 있도록 한다.
또한, 상기 메모리 셀들이 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀이라면, 상기 패스전압(Vpass1)은 제 4 워드라인(WL3)에 연결되는 메모리 셀들이 갖는 문턱전압들 중에서 가장 높은 문턱전압보다 높은 전압으로 설정함으로써 모든 셀들이 최소한 턴 온 될 수 있도록 설정한다.
상기 제 3 워드라인(WL2)에 프로그램 전압(Vpgm)이 인가된다. 그리고 제 4 워드라인(WL3)에는 패스 전압(Vpass)이 인가된다.
상기와 같은 전압 인가에 따라 비트라인 프리차지 시간동안 프리차지 전압은 프로그램 전압이 인가될 제 3 워드라인(WL2)까지 충분히 전달될 수 있으며, 이에 따라 프로그램 동작 중에 채널 부스팅이 충분히 일어나 제 3 워드라인(WL2)에 연결된 메모리 셀이 프로그램되는 것을 방지한다.
이때, 상기 LSB 프로그램이 이미 수행된 워드라인을 구별하는 방법은 앞 페이지의 프로그램 여부를 판단할 수 있는 다양한 기술을 적용하여 구현할 수 있으므로 별도로 설명하지 않았다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 낸드 플래시 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2b는 도 2a의 메모리 셀 어레이의 일부 상세 회로도이다.
도 3a는 프로그램 동작시의 프로그램 금지 스트링의 단면도이다.
도 3b의 각 부분에 제공되는 전압 레벨을 나타낸다.
도 4a는 본 발명의 실시 예에 따른 프로그램 동작시의 프로그램 금지 스트링의 단면도이다.
도 4b는 도 4a의 각 부분에 제공되는 전압 레벨을 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부

Claims (11)

  1. 플래시 메모리소자의 동작 방법에 있어서,
    프로그램 금지 셀이 연결된 비트라인 및 드레인 선택 트랜지스터에 전원전압을 인가하고, 상기 비트라인에 연결되며 이미 프로그램된 메모 리셀이 연결되는 워드라인에 양의 전압을 인가하는 단계; 및
    선택된 워드라인에 프로그램 전압을 인가하고, 선택되지 않은 워드라인들에 패스전압을 인가하여 프로그램 동작을 실시하는 단계
    를 포함하는 플래시 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 양의 전압은 상기 프로그램된 메모리셀이 턴 온 될 수 있는 전압인 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  3. 제 1항에 있어서,
    상기 프로그램 동작을 실시할 때, 상기 양의 전압을 인가한 워드라인들에 0V 전압을 제공하고, 다시 패스 전압을 제공하는 것을 특징으로 하는 플래시 메모리 소자의 프로그램 동작 방법.
  4. 제 1항에 있어서,
    상기 프로그램 동작을 실시할 때, 상기 양의 전압을 인가한 워드라인들에 설 정된 패스전압을 제공하는 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  5. 플래시 메모리 소자의 동작 방법에 있어서,
    프로그램을 금지할 메모리 셀이 포함된 비트라인에 전원전압을 인가하고, 하위 비트 프로그램이 완료된 메모리 셀이 포함된 제 1 워드라인에 제 1 패스전압을 프리차지시간동안 인가하는 단계; 및
    상기 프리차지 시간 이후에, 프로그램을 위해 선택되는 제 2 워드라인에 프로그램 전압을 인가하고, 또한 상기 제 1 워드라인을 포함하고, 상기 제 2 워드라인을 제외한 나머지 워드라인들에 제 2 패스 전압을 인가하여 프로그램을 수행하는 단계
    를 포함하는 플래시 메모리소자의 동작 방법.
  6. 제 5항에 있어서,
    상기 프로그램을 수행할 메모리 셀이 포함된 비트라인은 프리차지시키지 않는 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  7. 제 5항에 있어서,
    상기 제 1 패스 전압은 0V 전압보다 높고, 상기 제 2 패스전압보다 낮은 전압인 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  8. 제 5항에 있어서,
    상기 프리차지 시간 이후에, 상기 제 1 워드라인에 0V 전압을 인가한 후, 다시 상기 제 2 패스전압을 인가하는 것을 특징으로 하는 플래시 메모리 소자의 프로그램 동작 방법.
  9. 제 5항에 있어서,
    상기 비트라인의 드레인 선택 라인에는 전원전압을 인가하고, 소오스 선택 라인에는 0V 전압을 인가하는 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  10. 제 5항에 있어서,
    상기 프로그램 동작은 드레인 선택 라인 쪽의 워드라인부터 소오스 선택 라인 쪽의 워드라인으로 차례로 수행되는 것을 특징으로 하는 플래시 메모리 소자의 동작 방법.
  11. 제 5항에 있어서,
    상기 제 1 패스 전압은,
    상기 제 1 워드라인에 연결된 메모리 셀들의 문턱전압 중 가장 높은 문턱전압 보다 높은 것을 특징을 하는 플래시 메모리 소자의 동작 방법.
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