KR20070018216A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

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KR20070018216A
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Abstract

본 발명은 프로그램 동작 시에 비선택된 셀 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지하고, 또한 선택된 셀 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들의 프로그램 속도가 저하되는 것을 방지할 수 있는 낸드형 플래시 메모리 장치를 제공한다.
프로그램 디스터브, 프로그램 속도, 바이-패스 메모리 셀, 더미 메모리 셀

Description

비휘발성 메모리 장치{Non-volatile memory device}
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 2는 도 1의 NAND형 플래시 메모리 소자의 프로그램 디스터브가 발생되는 워드라인을 나타낸 그래프이다.
도 3은 도 1의 낸드형 플래시 메모리 소자의 프로그램 속도가 저하되는 워드라인을 나타낸 그래프이다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 NAND형 플래시 메모리 장치를 나타낸 도면이다.
도 5a 및 도 5b는 도 4의 낸드형 플래시 메모리 장치의 상세도이다.
도 6은 도 4의 낸드형 플래시 메모리 장치의 프로그램, 판독, 및 소거 동작시의 전압조건을 나타낸 도표이다.
도 7은 도 4의 메모리 셀 블록 내의 낸드형 플래시 메모리 소자의 공정 단면도이다.
도 8은 본 발명의 바람직한 제2 실시예에 따른 NAND형 플래시 메모리 장치를 나타낸 도면이다.
도 9는 도 8의 낸드형 플래시 메모리 장치의 판독 동작 시의 전압조건을 나 타낸 도표이다.
<도면의 주요 부분에 대한 부호의 설명>
SST : 소스 선택 트랜지스터 DST : 드레인 선택 트랜지스터
SSL : 소스 선택 라인 DSL : 드레인 선택 라인
MC : 메모리 셀 WL : 워드라인
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 선택 트랜지스터에 인접한 메모리 셀들에 프로그램 디스터브가 발생되는 것과 선택 트랜지스터에 인접한 메모리 셀들의 프로그램 속도가 저하되는 것을 방지하는 낸드형 플래시 메모리 장치에 관한 것이다.
플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플 래시로 나누어진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸다.
도 1을 참조하면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들(MC0~MC31)의 개수는 디바이스(device) 및 밀도(density)를 고려하여 16개, 32개, 또는 64개 등으로 한다.
도 1에서는 32개의 메모리 셀을 하나의 스트링으로 하여 N개의 스트링(1-1, 1-n)이 존재한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지를 형성한다. 도 1에서는 32개의 페이지가 존재한다.
도 1과 같은 낸드형 플래시 메모리 소자의 프로그램 동작에서 예를 들어 비선택된 스트링(1-1)에서는, 메모리 셀(MC0, MC1-MC31)의 채널을 대략 8V 정도로 부스팅시켜서, 워드라인과 채널 간의 전위차를 완화시킴으로써 프로그램 디스터브를 예방하고 있다. 이러한 부스팅 채널이 8V정도로 높아지면서 선택 트랜지스터(SST, DST)에 인접한 엣지 메모리 셀(MC0, MC31)에만 프로그램 디스터브가 발생되는 현상이 나타나고 있다.
좀더 구체적으로 설명하면, 소스 선택 트랜지스터(SST)의 0V의 게이트에 의 한 채널전압(대략 0V)과 메모리 셀(MC0)의 채널전압(대략 8V) 간의 전압차에 의해서, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에, 강한 횡방향의 전기장이 존재하고, 드레인 선택 트랜지스터(DST)의 VCC의 게이트 전압에 의한 채널전압(대략 1V)과 메모리 셀(MC31)의 채널전압(대략 8V) 간의 전압차에 의해 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에도 강한 횡방향의 전기장이 존재하게 된다. 이러한 전압차에 의해 횡방향으로 강한 전기장이 발생되면, 소스 선택 트랜지스터(SST)의 게이트와 정션 오버랩(junction overlap) 간의 영역에서 발생되는 전자(electron)가 정션 표면을 따라 메모리 셀(MC0)쪽으로 이동하면서 핫 일렉트론(hot electron)이 된다. 이렇게 발생된 핫 일렉트론은 종방향으로 이동하여 프로그램을 원하지 않는 메모리 셀(MC0, MC31)의 플로팅 게이트로 유입되어 비선택된 스트링(1-1) 내의 메모리 셀(MC0, MC31)에 데이터를 프로그램시킨다. 드레인 선택 트랜지스터(DST)의 게이트 전압은 소스 선택 트랜지스터(SST)의 게이트 전압보다 높아서 상대적으로 생성되는 전자 수가 적어 메모리 셀(MC31)에는 프로그램 디스터브가 상대적으로 메모리 셀(MC0)보다 적게 발생된다.
지금까지는 비선택된 셀 스트링의 문제점이었고, 다음에는 선택된 셀 스트링에서 발생하는 문제점에 대해서 설명하기로 한다.
프로그램 동작 시에 선택된 스트링(1-2) 내에서, 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리다. 그 이유는 첫번째 워드라인(WL0)과 마지막 워드라인(WL31)이 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)에 인접해 있어, 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간에 그리고 드레인 선택 라인(DSL)과 마지막 워드라인(WL31) 간에 전압 차가 발생하기 때문이다. 즉, 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 프로그램 문턱전압(Vt)이 나머지 워드라인(WL1-WL30)에 접속되는 메모리 셀들의 프로그램 문턱전압(Vt)보다 낮기 때문이다.
즉, 메모리 셀들(MC0, M31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의한 간섭을 받아, 이들 메모리 셀들(MC0, M31)의 프로그램 문턱전압이 다른 메모리 셀들(MC1-MC30)의 프로그램 문턱전압보다 낮아짐으로써, 메모리 셀들(MC0, M31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리게 된다.
도 2는 메모리 셀(MC0, MC31; 프로그램 디스터브가 발생되는 메모리 셀)의 문턱전압(Vt)과 프로그램 금지 전압(Vpass)과의 관계를 나타낸 그래프이다.
도 2에 도시한 바와 같이, 비선택 스트링에서 선택 트랜지스터(DST, SST)에 인접한 메모리 셀(MC0, M31)은 다른 메모리 셀(MC1-MC30)과는 전혀 다른 특성을 나타낸다는 것을 알 수 있다. 그 원인은 위에서 설명한 핫 일렉트론(hot electron)에 의한 프로그램 디스터브 현상 때문이다. 이러한 프로그램 디스터브 현상은 낸드형 플래시 메모리 소자의 성능을 저하시키게 된다.
도 3은 선택된 스트링에서 메모리 셀들(MC0-MC31)의 각 워드라인(WL0-WL31)에 동일한 전압을 동시에 인가하여 프로그램을 실시하였을 경우 각 메모리 셀(MC0-MC31)의 문턱 전압(Vt) 분포를 나타낸 그래프이다. 여기서, 문턱전압이 낮다는 것 은 프로그램 속도가 느리다는 것을 의미한다.
도 3에 도시한 바와 같이, 드레인 선택 라인(DSL)에 가장 인접한 마지막 워드라인(WL31)에 접속된 메모리 셀(MC31)의 문턱 전압(Vt)이 가장 낮고, 소스 선택 라인(SSL)에 가장 인접한 첫번째 워드라인(WL0)에 접속된 메모리 셀(MC0)이 그 다음으로 낮다는 것을 알 수 있다. 이렇게 문턱전압이 서로 다르게 되면, 프로그램 문턱전압의 분포(distribution)가 넓어져 낸드형 플래시 메모리 소자의 성능이 저하하게 된다.
도 2에 나타낸 비선택된 스트링 내에서의 프로그램 디스터브 현상과 도 3에 나타낸 선택된 스트링 내에서의 프로그램 속도 저하 현상은 메모리 셀의 크기가 작을수록 더욱더 심해지고, 싱글 레벨 셀보다는 멀티 레벨 셀에서 더욱더 심해진다.
본 발명이 이루고자 하는 기술적 과제는 비선택된 셀 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지하는 것에 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 선택된 셀 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들의 프로그램 속도가 저하되는 것을 방지하는 것에 있다.
본 발명의 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 비트라인들 각각에 연결되는 제1 선택 트랜지스터들과 공통 소스 라인에 연결되는 제2 선택 트랜지스터들 사이에 직렬로 접속되며, 워드라인들 각각에 접속되는 메모리 셀들; 및 첫번째 및 마지막 워드라인에 접속되는 최외곽 메모리 셀들 각각과 상기 제1 및 제2 선택 트랜지스터들 각각의 사이에 배치된 제1 및 제2 더미 메모리 셀들을 각각 포함하는 복수개의 메모리 블록들; 상기 복수개의 메모리 블록 각각에 대응하며, 상기 복수개의 메모리 블록 중 하나를 선택하기 위한 복수개의 블록 선택부들; 및 상기 복수개의 메모리 셀 블록 각각에 대응하며, 상기 복수개의 메모리 셀 블록 내의 제1 및 제2 선택 트랜지스터의 게이트와 상기 제1 및 제2 더미 메모리 셀의 게이트에 연결되는 복수개의 리키지 방지부들을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 부호는 같은 기능을 수행하는 동일 부재를 나타낸다.
도 4는 소스 선택 트랜지스터와 드레인 선택 트랜지스터에 가장 인접한 최외곽 메모리 셀들에서 프로그램 디스터브 현상이 발생되는 것을 방지하면서 프로그램 속도를 향상시키기 위한 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리 장치를 나타낸 블록도이다.
도 4를 참조하면, 낸드형 플래시 메모리 장치는, 메모리 셀 블록(110), 블록 선택부(120), Vpgm 발생기(130), 및 Vpass 발생기(140)를 포함한다. 메모리 셀 블록(110)과 블록 선택부(120)에 대한 상세 구성은 도 5a 및 도 5b에 도시되어 있으므로 이후에 설명하기로 한다. Vpgm 발생기(130)는 프로그램 동작 시에 선택된 워드라인에 인가되는 프로그램 전압(Vpgm)을 발생시키고, Vpass 발생기(140)는 프로그램 동작 시에 비선택된 워드라인들에 인가되는 프로그램 금지 전압(Vpass)을 발생시킨다.
도 5a 및 도 5b는 도 4에 나타낸 낸드형 플래시 메모리 장치의 상세도이다.
도 5a 및 도 5b를 참조하면, 메모리 셀 블록(110)은 32개의 메모리 셀을 하나의 스트링으로 하여 N(N은 자연수)개의 셀 스트링(10-1 내지 10-n)을 포함한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MC0~MC31)과 더미 메모리 셀(DMC1,DMC2)의 개수는 총 34개이지만, 2n+2개인 것이 바람직하다. 셀 스트링(10-0~10-n) 각각은 공통 소스 라인(CSL)에 접속되는 소스 선택 트랜지스터(SST)와, 드레인 역할을 하는 비트라인(BL0-BLn) 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 더미 메모리 셀(DMC1,DMC2)과 메모리 셀들(MC0~MC31)을 포함한다. 그리고, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 접속되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 접속되며, 메모리 셀(MC0~MC31)들의 게이트 각각은 워드라인들(WL0-WL31) 각각에 접속되고, 더미 메모리 셀(DMC1,2)의 게이트는 더미 워드라인(DWL1,2) 각각에 접속된다. 여기서, 제1 더미 메모리 셀(DMC1)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에 접속되고 제2 더미 메모리 셀(DMC2)은 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에 접속되는데, 이러한 더미 메모리 셀들(DMC1,DMC2)은 비선택된 셀 스트링(예컨대 10-1)에서 선택 트랜지스터들(SST, DST)에 인접한 메모리 셀들(MC0, MC31)에서 프로그램 디스터브가 발생되는 것을 방지하고, 선택된 셀 스트링(예컨대 10-2)에서 선택 트랜지스터들(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 프로그램 속도를 향상시키기 위해서 설치되어 있다.
블록 선택부(120)는 프로그램, 판독 및 소거 동작 시에 글로벌 라인(GDWL1, GDWL2, GWL0-GWL31, GDSL, GSSL)에 실린 전압을 로컬 라인(DWL1, DWL2, WL0-WL31, DSL, SSL)으로 인가하기 위해서 NMOS 트랜지스터들(N0~N35)로 구성된다. 이 NMOS 트랜지스터들(N0-N35)은 게이트로 블록 선택 신호(BSEL)를 인가받아 턴-온/오프되어 글로벌 라인들 각각에 실린 전압을 로컬 라인들 각각으로 인가한다.
도 5b 역시 도 4에 나타낸 낸드형 플래시 메모리 장치의 상세도인데, 도 5a와 다른 점은 도 5a에는 글로벌 더미 워드라인(GDWL1, GDWL2)과 로컬 더미 워드라인(DWL1, DWL2)을 연결시키기 위한 NMOS 트랜지스터(N1, N34)가 각각 존재하는 것에 반해, 도 5b에는 이 트랜지스터들이 존재하지 않아 직접 글로벌 더미 워드라인 (GDWL1, GDWL2)에 실린 프로그램 금지 전압(Vpass)을 로컬 더미 워드라인(DWL1, DWL2)으로 인가한다는 것이다. 그 외의 구성은 도 5a와 동일하므로 상술한 도 5a의 구성설명을 참조하기 바란다.
도 6은 도 5a 및 도 5b에 나타낸 낸드형 플래시 메모리 장치의 프로그램, 판독, 및 소거 동작 시의 전압조건을 나타낸다.
도 6을 참조하면, 프로그램 동작 시에는 더미 워드라인(DWL1, DWL2)에는 프로그램 금지 전압(Vpass)이 인가되고, 선택된 워드라인(예컨대 WL2)에는 프로그램 전압(Vpgm)이 인가되며, 비선택된 워드라인(WL0, WL1, WL3-WL31)에는 프로그램 금지 전압(Vpass)이 인가되고, 드레인 선택 라인(DSL)에는 전원전압(VCC)이 인가되며, 소스 선택 라인(SSL)에 접지전압(0V)이 인가되고, 공통 소스 라인(CSL)에 전원전압(VCC)이 인가되며, 선택된 비트라인(예컨대 BL1)에는 0V가 인가되고, 비선택된 비트라인(BL0)에는 전원전압(VCC)이 인가되며, 벌크에는 0V가 인가된다. 여기서, 더미 워드라인(DWL1, DWL2)에 연결되는 더미 메모리 셀(DMC1, DMC1)에 대해서는 프로그램 동작이 이루어지지 않으므로 더미 워드라인(DWL1, DWL2)에는 항상 프로그램 금지 전압(Vpass)만이 인가된다.
판독 동작시에는 더미 워드라인(DWL1, DWL2)에 프로그램 금지 전압(Vpass) 혹은 판독전압(Vread)이 인가되며, 선택된 워드라인(예컨대 WL2)에는 0V가 인가되고, 비선택된 워드라인(WL0, WL1, WL3-WL31)과 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)에는 판독전압(Vread)이 인가되며, 공통 소스 라인(CSL)에는 0V가 인가되고, 선택된 비트라인(예컨대 BL1)에는 1V가 인가되며, 비선택된 비트라인(BL0)에 0V가 인가되고, 벌크에는 0V가 인가된다. 여기서, 판독전압(Vread)은 최대 프로그램 문턱전압(Vt)+0.5V 이상으로 한다.
소거 동작시에는 더미 워드라인(DWL1, DWL2)에 0V가 인가되고, 선택된 워드라인(예컨대 WL2)과 비선택된 워드라인(WL0, WL1, WL3-WL31)에도 0V가 인가되며, 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)과 공통 소스 라인(CSL)과 선택된 비트라인(예컨대 BL1)과 비선택된 비트라인(BL0)은 플로팅 상태가 인가되며, 벌크에는 20V가 인가된다.
도 7은 도 5a 및 도 5b의 비선택된 셀 스트링(예컨대 10-1)에서 전자 이동방향을 나타낸 것으로서, 이하, 비선택된 셀 스트링에서 제1 및 제2 더미 메모리 셀들에 의해 첫번째 및 마지막 워드라인에 접속되는 최외곽 메모리 셀들에 프로그램 디스터브가 발생되지 않는 이유를 설명하기로 한다.
도 7을 참조하면, 소스 및 드레인 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 영역에는 전자와 홀 쌍(e-h pair)의 전류에 의한 누설전류가 발생한다. 이렇게 발생한 홀(hole)은 실리콘 기판(Si-Sub)으로 빠져나가고, 전자(electron)는 졍션 표면을 따라 메모리 셀(MC0)쪽으로 이동하게 된다. 이때, 높은 에너지를 갖는 대부분의 전자는 도 7에는 도시하지 않았지만 더미 메모리 셀(DMC1 혹은 DMC2)의 플로팅 게이트로 유입되고, 유입되지 않은 전자는 도 7에 도시한 바와 같이 더미 메모리 셀(DMC1 혹은 DMC2)을 통과해서 메모리 셀(MC0 혹은 MC31)로 이동하게 되면서 이동거리가 종래보다 증가하게 된다. 이러한 더미 메모리 셀들(DMC)은 단순히 전자를 전달하는 기능만 수행하는 것으로서, 이 더미 메모리 셀들(DMC)에서는 프로그램이 수행되지 않는다. 도 7에 도시한 바와 같이 더미 메모리 셀(DMC)에 의해서 전자가 메모리 셀(MC0)까지 이동하는 거리는 종래보다 길어지게 된다. 이렇게 되면, 전자가 메모리 셀(MC0)쪽으로 이동하는 동안 전자의 에너지가 약해진다(weak). 에너지가 약한 전자는 메모리 셀(MC0)의 터널 산화막(미도시)을 넘지 못해, 메모리 셀(MC0)의 플로팅 게이트(FG)로 유입되지 못한다. 왜냐하면, 전자의 에너지가 약해져서 이들 전자들이 종방향으로 이동하지 못하기 때문이다. 이로 인해 프로그램 금지 셀(MC0)에는 프로그램 디스터브가 발생되지 않게 되는 것이다.
다음에는, 제1 및 제2 더미 메모리 셀에 의해서 첫번째 및 마지막 워드라인에 접속되는 최외곽 메모리 셀들의 프로그램 속도가 향상되는 이유를 설명하기로 한다.
도 6에 도시한 바와 같이, 프로그램 동작 시에 더미 워드라인(DWL1, DWL2)에 프로그램 금지 전압(Vpass)이 인가된다. 이렇게 되면, 메모리 셀들(MC0, MC31)의 커플링비가 다른 메모리 셀들(MC1-MC30)과 동일하게 유지된다. 즉, 메모리 셀들(MC0,MC31)의 옆에 더미 메모리 셀(DMC1,DMC2)이 각각 존재함으로써 메모리 셀들(MC0, MC31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 받지 않게 되어, 메모리 셀들(MC0, MC31)이 다른 메모리 셀들(MC1-MC30)과 같은 조건이 된다. 그로 인해 메모리 셀(MC0, MC31)의 문턱전압(Vt)이 높아져서 다른 메모리 셀들(MC1-MC30)의 문턱전압(Vt)과 같게 됨으로써, 메모리 셀(MC0, MC31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도와 같 게 된다. 그 결과 메모리 셀들(MC1-MC31)의 문턱전압 분포가 종래보다 좁아지게 된다.
도 8은 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 장치를 나타낸다.
도 8을 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 블록(210, 220), 블록 선택부(230, 240), 및 리키지 방지부(250, 260)를 포함한다. 여기서, 메모리 셀 블록은 2개만이 존재하는 것으로 도시되어 있지만, 복수개가 존재하는 것으로 간주할 수 있다.
메모리 셀 블록(210, 220)은 도 5a 및 도 5b와 동일하고, 블록 선택부(230, 240)는 도 5a와 동일하지만, 도 5b와 같이 구현될 수도 있다. 다만, 도 8에는 도 5a 및 도 5b에는 존재하지 않는 리키지 방지부(250, 260)가 존재한다. 이 리키지 방지부(250, 260)는 각 메모리 셀 블록(210, 220)마다 존재한다. 이들 리키지 방지부(250, 260)는 판독 동작 시에 비선택 메모리 셀 블록(예컨대, 220) 내의 소스 및 드레인 선택 라인(SSL, DSL)과 더미 워드라인(DWL1, DWL2)에 0V를 인가하여 비트라인 리키지를 줄이기 위해 존재하다.
좀더 설명하면, 선택된 메모리 셀 블록(예컨대 210) 내의 더미 워드라인(DWL1, DWL2)와 소스 및 드레인 선택 라인(SSL, DSL)에 연결된 리키지 방지부(250)의 NMOS 트랜지스터들(N41~N44)의 게이트에는 0V가 인가되어 이들 NMOS 트랜지스터들(N41~N44)은 턴-오프된다. 하지만, 선택된 메모리 셀 블록의 블록 선택부 내의 NMOS 트랜지스터(N0-N35)의 게이트에는 Vread+2Vt가 인가되어, 이들 NMOS 트랜지스 터들(N0-N35)이 턴-온되어 글로벌 라인(GWL0-GWL31,GDWL1,GDWL2,GSSL,GDSL)에 실린 전압(후에 설명될 도 9를 참조)이 로컬 라인(WL0-WL31, DWL1,DWL2, SSL, DSL)으로 전달된다. 다음에 비선택된 메모리 셀 블록(220) 내의 더미 워드라인(DWL1, DWL2)과 소스 및 드레인 선택 라인(SSL, DSL)에 연결된 리키지 방지부(26)의 NMOS 트랜지스터들(N45~N48)의 게이트에는 Vcc 혹은 > Vt가 인가되어 이들 NMOS 트랜지스터들(N45~N48)이 턴-온됨으로써 로컬 더미 워드라인(DWL1, DWL2)과 소스 및 드레인 선택 라인(SSL, DSL)에는 0V, 즉 접지전압(VSS)이 인가된다. 하지만, 비선택된 메모리 셀 블록의 블록 선택부 내의 NMOS 트랜지스터(N0-N35)의 게이트에는 0V가 인가되어, 이들 NMOS 트랜지스터들(N0-N35)이 턴-오프됨으로써 로컬 워드라인(WL0-WL31)은 플로팅 상태가 된다.
상술한 바와 같이, 비선택 메모리 셀 블록(예컨대 220)의 워드라인들을 플로팅시키고, 소스 및 드레인 선택 라인(SSL, DSL)과 더미 워드라인(DWL1, DWL2)에 0V를 인가하면, 소스와 드레인(source to drain) 간 비트라인 리키지(leakage) 전류가 줄어들게 된다.
도 9는 판독 동작 시에 선택된 메모리 셀 블록과 비선택 메모리 셀 블록 내의 각 라인에 인가되는 전압 조건을 나타낸 도표이다.
도 9를 참조하면, 선택된 메모리 셀 블록 내의 더미 워드라인(DWL1,DWL2)에는 판독전압(Vread)이 인가되며, 선택된 워드라인(예컨대 WL2)에는 0V가 인가되고, 비선택된 워드라인(WL0, WL1, WL3-WL31)과 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)에는 판독전압(Vread)이 인가되며, 공통 소스 라인(CSL)에는 0V가 인가되 고, 선택된 비트라인(예컨대 BL1)에는 1V가 인가되며, 비선택된 비트라인(BL0)에 0V가 인가되고, 벌크에는 0V가 인가된다. 한편, 비선택된 메모리 셀 블록 내의 더미 워드라인(DWL1,DWL2)에는 0V가 인가되고, 선택된 워드라인과 비선택된 워드라인은 플로팅 상태이며, 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)과 공통 소스 라인(CSL)에는 0V가 인가되고, 선택된 비트라인(예컨대 BL1)에는 1V가 인가되며, 비선택된 비트라인(BL0)과 벌크에는 0V가 인가된다.
도 9에 도시한 조건에 의해서 판독 동작 시에 비선택된 메모리 셀 블록 내에서는 비트라인 리키지(leakage) 전류가 상당히 감소된다.
기존에는 선택 트랜지스터(SST, DST)의 게이트 사이즈가 메모리 셀(MC0-MC31)의 게이트 사이즈보다 컸는데, 본 발명에서는 더미 메모리 셀들(DMC1, DMC2)로 인해 선택 트랜지스터(SST, DST)의 게이트 사이즈가 다른 메모리 셀들(MC0 내지 MC31)과 동일하거나 1.2배 이하로 하는 것이 바람직하다.
또한, 더미 메모리 셀들(DMC1, DMC2)과 선택 트랜지스터(SST, DST) 간의 간격은 다른 메모리 셀들 간의 간격과 같거나 ±1.2배로 하는 것이 바람직하다.
본 발명은 더미 메모리 셀을 이용해서 첫번째 워드라인에 접속되는 메모리 셀들과 마지막 워드라인에 접속되는 메모리 셀들이 받는 주변환경의 영향을 나머지 워드라인들에 접속되는 메모리 셀들과 동일하게 하였다. 이 더미 메모리 셀들은 공정상 다른 메모리 셀들과 동일하게 진행 형성되며, 프로그램 동작은 적용되지 않으며, 패스 역할만 수행한다.
게다가, 본 발명은 셀 스트링 내의 메모리 셀의 개수가 증가하는 경우와 좁 은 문턱전압 분포를 필요로 하는 멀티 레벨 셀(Multi-Level Cell)의 경우에 큰 효과를 제공할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면 첫번째와 마지막 워드라인에 접속되는 메모리 셀들을 나머지 메모리 셀처럼 동작하게 함으로써, 비선택된 셀 스트링 내의 첫번째와 마지막 워드라인에 접속되는 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지할 수 있고, 또한, 선택된 셀 스트링 내의 첫번째와 마지막 워드라인에 접속되는 메모리 셀들의 프로그램/소거 속도를 향상시킬 수 있다. 그 결과, 수율 향상에 크게 기여할 수 있는 이점이 있다.
또한, 본 발명에 의하면 선택 트랜지스터의 게이트 사이즈를 메모리 셀들의 게이트 사이즈와 동일하게 형성할 수 있어 셀 어레이 사이즈를 감소시킬 수 있다. 그 결과, 전체 칩 사이즈를 감소시킬 수 있는 이점이 있다.
또한, 본 발명에 의면 더미 메모리 셀들(DMC1, DMC2)과 선택 트랜지스터(SST, DST) 간의 간격을 다른 메모리 셀들 간의 간격과 동일하게 함으로써 채널 저 항을 감소시킬 수 있고 또한 균일성(uniformity)을 향상시킬 수 있다.

Claims (16)

  1. 비트라인들 각각에 연결되는 제1 선택 트랜지스터들와 공통 소스 라인에 연결되는 제2 선택 트랜지스터들 사이에 직렬로 접속되며 워드라인들 각각에 접속되는 메모리 셀들; 및 첫번째 및 마지막 워드라인에 접속되는 최외곽 메모리 셀들 각각과 상기 제1 및 제2 선택 트랜지스터들 각각의 사이에 배치되는 제1 및 제2 더미 메모리 셀을 각각 포함하는 복수개의 메모리 블록들;
    상기 복수개의 메모리 블록 각각에 대응하며, 상기 복수개의 메모리 블록 중 하나를 선택하기 위한 복수개의 블록 선택부들; 및
    상기 복수개의 메모리 셀 블록 각각에 대응하며, 상기 메모리 셀 블록들 각각의 제1 및 제2 선택 트랜지스터와 상기 제1 및 제2 더미 메모리 셀에 연결되는 복수개의 리키지 방지부들을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 더미 메모리 셀들은 프로그램 동작이 수행되지 않는 바이-패스 셀인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    프로그램 동작 시에 상기 제1 및 제2 더미 메모리 셀의 게이트에 상기 워드라인들 중 비선택된 워드라인에 인가되는 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    판독 동작 시에 상기 제1 및 제2 더미 셀의 게이트에는 상기 워드라인들 중 비선택된 워드라인에 인가되는 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    판독 동작 시에 상기 제1 및 제2 더미 셀의 게이트에는 프로그램 동작 시에 비선택된 워드라인에 인가되는 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    소거 동작 시에는 상기 제1 및 제2 더미 셀의 게이트에는 상기 워드라인들에 인가되는 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 선택 트랜지스터의 게이트 사이즈는 상기 메모리 셀의 게이트 사이즈와 같거나 1.2배 이하인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 선택 트랜지스터들 각각과 상기 제1 및 제2 더미 메모리 셀들 간의 간격은 상기 메모리 셀들 간의 간격과 같거나 ±1.2배인 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 복수개의 블록 선택부들 각각은 블록 선택 신호에 응답하여 상기 제1 및 제2 선택 트랜지스터의 게이트와 상기 제1 및 제2 더미 메모리 셀의 게이트와 상기 메모리 셀들의 게이트로 전압을 인가하기 위한 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 복수개의 블록 선택부들 각각은 블록 선택 신호에 응답하여 상기 제1 및 제2 선택 트랜지스터의 게이트와 상기 메모리 셀들의 게이트로 전압을 인가하기 위한 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    상기 복수개의 블록 선택부들 각각은 판독 동작 시에 상기 복수개의 메모리 셀 블록 중 비선택된 셀 블록 내의 워드라인들을 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    상기 복수개의 리키지 방지부들은 판독 동작 시에 상기 복수개의 메모리 셀 블록 중 비선택된 메모리 셀 블록의 제1 및 제2 선택 트랜지스터와 제1 및 제2 더미 메모리 셀의 게이트를 접지전압으로 디스챠지시켜서 리키지를 방지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 복수개의 리키지 방지부들 각각은 상기 블록 선택부들을 동작시키기 위한 블록 선택 신호의 반전신호에 응답하여 동작하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 복수개의 메모리 셀 블록 중 선택된 메모리 셀 블록에 연결되는 리키지 방지부는 판독 동작 시에 상기 블록 선택 신호의 반전신호에 응답하여 오프되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 1 항에 있어서,
    상기 복수개의 리키지 방지부들 각각은 상기 제1 선택 트랜지스터의 게이트 단자와 접지단자 사이에 접속되며 게이트로 상기 블록 선택부를 동작시키기 위한 블록 선택 신호의 반전신호를 인가받는 제1 트랜지스터;
    상기 제2 선택 트랜지스터의 게이트 단자와 상기 접지단자 사이에 접속되며 게이트로 상기 블록 선택 신호의 반전신호를 인가받는 제2 트랜지스터;
    상기 제1 더미 트랜지스터의 게이트 단자와 상기 접지 단자 사이에 접속되며 게이트로 상기 블록 선택 신호의 반전신호를 인가받는 제3 트랜지스터; 및
    상기 제2 더미 트랜지스터의 게이트 단자와 상기 접지 단자 사이에 접속되며 게이트로 상기 블록 선택 신호의 반전신호를 인가받는 제4 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 내지 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 장치.
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