JP5410665B2 - Nandメモリーアレイおよびnandフラッシュアレイ - Google Patents
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Description
1120 アドレスデコーダー
1130 行アクセス回路
1140 列アクセス回路
1150 制御回路
1160 入出力回路
1170 アドレスバッファー
1200 メモリーコントローラー
Claims (27)
- 第1選択ラインに連結された第1選択トランジスターと、
第2選択ラインに連結された第2選択トランジスターと、
ワードラインに各々連結され、前記第1及び第2選択トランジスターの間に直列に連結されたメモリーセルと、
前記第1選択ラインに電気的に連結されたストラッピングラインとを含み、
前記第1選択ラインと前記ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第1選択ラインに電気的に連結される
ことを特徴とする請求項2に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項3に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項4に記載のNANDメモリーアレイ。 - 前記ストラッピングラインは導電物質からなり、前記第1選択ラインの幅より広い幅を持つ
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記第1選択ラインはストリング選択ラインであり、前記第2選択ラインは接地選択ラインである
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記ストラッピングラインはメタルライン又はメタルを含む物質からなる
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 第1選択ラインに連結された第1選択トランジスターと、
第2選択ラインに連結された第2選択トランジスターと、
ワードラインに各々連結され、前記第1及び第2選択トランジスターの間に直列に連結されたメモリーセルと、
前記第1選択ラインに電気的に連結された第1ストラッピングラインと、
前記第2選択ラインに電気的に連結された第2ストラッピングラインとを含み、
前記第1及び第2選択ラインと前記第1及び第2ストラッピングラインとはそれぞれ互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - 前記第1選択ラインはストリング選択ラインであり、前記第2選択ラインは接地選択ラインである
ことを特徴とする請求項9に記載のNANDメモリーアレイ。 - ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項9に記載のNANDメモリーアレイ。 - 前記第1及び第2ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第1及び第2選択ラインに各々電気的に連結される
ことを特徴とする請求項11に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項12に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項13に記載のNANDメモリーアレイ。 - メモリーセルが形成されるセル領域と、
前記セル領域の内に配列され、ビットラインが配列されるストラッピング領域と、
前記セル領域の内に配列されたストリング選択ラインと、
前記セル領域の内に配列された接地選択ラインと、
前記ストリング及び接地選択ラインの間に配列されたワードラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第1コンタクトパッドを通して前記ストリング選択ラインに電気的に連結された第1ストラッピングラインを含み、
前記ストリング選択ラインと前記第1ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDフラッシュアレイ。 - 前記ストラッピング領域に配列された前記ビットライン等で形成された第2コンタクトパッドを通して前記接地選択ラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項15に記載のNANDフラッシュアレイ。 - 前記第1及び第2コンタクトパッドを除いたビットラインのセグメント等はフローティングが防止される様にバイアスされる
ことを特徴とする請求項16に記載のNANDフラッシュアレイ。 - 前記第1及び第2コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項17に記載のNANDフラッシュアレイ。 - 共通ソースラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第1コンタクトパッドを通して前記共通ソースラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項15に記載のNANDフラッシュアレイ。 - 複数のメモリーブロックを含み、
前記メモリーブロックの各々は第1ビットラインに各々連結された複数のストリングを含み、前記ストリングの各々はストリング選択ラインに連結されたストリング選択トランジスターと、接地選択ライン及び共通ソースラインに連結された接地選択トランジスターと、ワードラインに各々連結され、前記ストリング及び接地選択トランジスターの間に直列に連結されたメモリーセルと、
前記ストリング選択ラインに電気的に連結された第1ストラッピングラインを含み、
前記ストリング選択ラインと前記第1ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - 前記メモリーブロックの各々は、メモリーセル等が形成されるセル領域と、第2ビットラインが配列されるストラッピング領域とに区分される
ことを特徴とする請求項20に記載のNANDメモリーアレイ。 - 前記ストラッピング領域は前記セル領域の内に配列される
ことを特徴とする請求項21に記載のNANDメモリーアレイ。 - 前記接地選択ラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項21に記載のNANDメモリーアレイ。 - 前記第1ストラッピングラインは前記ストラッピング領域に配列された前記第2ビットラインで形成された第1コンタクトパッドを通して前記ストリング選択ラインに電気的に連結され、前記第2ストラッピングラインは前記ストラッピング領域に配列された前記第2ビットラインで形成された第2コンタクトパッドを通して前記接地選択ラインに電気的に連結される
ことを特徴とする請求項23に記載のNANDメモリーアレイ。 - 前記第1及び第2コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項24に記載のNANDメモリーアレイ。 - 前記第1及び第2コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項25に記載のNANDメモリーアレイ。 - 前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記共通ソースラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項20に記載のNANDメモリーアレイ。
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