JP3393600B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3393600B2 JP3393600B2 JP19378699A JP19378699A JP3393600B2 JP 3393600 B2 JP3393600 B2 JP 3393600B2 JP 19378699 A JP19378699 A JP 19378699A JP 19378699 A JP19378699 A JP 19378699A JP 3393600 B2 JP3393600 B2 JP 3393600B2
- Authority
- JP
- Japan
- Prior art keywords
- bank
- lines
- sub
- bit line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであり、特にビット線として、主ビット線と
副ビット線を有する階層ビット線方式を有する半導体記
憶装置に関するものである。
関するものであり、特にビット線として、主ビット線と
副ビット線を有する階層ビット線方式を有する半導体記
憶装置に関するものである。
【０００２】
【従来の技術】従来、この種の階層ビット線方式の半導
体記憶装置としては、ＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）と称するものがある。この様
な半導体記憶装置においては、メモリセルであるトラン
ジスタ（ＭＯＳＦＥＴ）の閾値を２種類持たせる事で２
値の記憶を行う。具体的には、メモリアレイの製造に際
し、メモリセルのトランジスタとして、閾値が低いトラ
ンジスタ、つまりゲート電極に低い電圧を加えても十分
電流が流れるようなトランジスタと、閾値が高いトラン
ジスタ、つまりゲート電極に十分に高い電圧を加えたと
きに電流が流れるようなトランジスタを設ける。この閾
値が低いトランジスタと閾値が高いトランジスタで２値
を記憶させることができる。この２種類の閾値のトラン
ジスタからそれぞれの値を読み出し、かつメモリセルを
高密度に集積するために、先の階層ビット線方式が採用
されている。
体記憶装置としては、ＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）と称するものがある。この様
な半導体記憶装置においては、メモリセルであるトラン
ジスタ（ＭＯＳＦＥＴ）の閾値を２種類持たせる事で２
値の記憶を行う。具体的には、メモリアレイの製造に際
し、メモリセルのトランジスタとして、閾値が低いトラ
ンジスタ、つまりゲート電極に低い電圧を加えても十分
電流が流れるようなトランジスタと、閾値が高いトラン
ジスタ、つまりゲート電極に十分に高い電圧を加えたと
きに電流が流れるようなトランジスタを設ける。この閾
値が低いトランジスタと閾値が高いトランジスタで２値
を記憶させることができる。この２種類の閾値のトラン
ジスタからそれぞれの値を読み出し、かつメモリセルを
高密度に集積するために、先の階層ビット線方式が採用
されている。
【０００３】図２は、階層ビット線方式のＭＲＯＭを例
示する回路図である。図２において、各主ビット線ＭＢ
1，ＭＢ2，……、及び各副ビット線ＳＢ1，ＳＢ2，……
は、階層構造を形成する。例えば、主ビット線ＭＢ1が
奇数番目と偶数番目の２本の副ビット線ＳＢ1，ＳＢ2間
に配置されている。隣合う２本の副ビット線間には、ト
ランジスタであるメモリセルＭ1，Ｍ2，……が配置さ
れ、これらのメモリセルのソース及びドレインがそれぞ
れの副ビット線ＳＢ1，ＳＢ2，……に接続され、これら
のメモリセルのゲートがそれぞれのワード線ＷL0，ＷL
n，……に接続されている。各主ビット線ＭＢ1，ＭＢ
2，……は、センス回路ＳＡ1，ＳＡ2，……並びに充電
回路Ｃaに接続されるか、あるいはトランジスタ（ＭＯ
ＳＦＥＴ）Ｑ1，Ｑ2，……を介してＧＮＤに接続されて
いる。奇数番目の各副ビット線は、それぞれのバンク選
択用トランジスタ（ＭＯＳＦＥＴ）ＢK1，ＢK2を介して
主ビット線に接続され、これらのバンク選択用トランジ
スタ（ＭＯＳＦＥＴ）ＢK1，ＢK2のゲートが各バンク選
択線ＢKL1，ＢKL2に接続されている。また、偶数番目の
各副ビット線は、それぞれのバンク選択用トランジスタ
（ＭＯＳＦＥＴ）ＢK3，ＢK4を介して主ビット線に接続
され、これらのバンク選択用トランジスタＢK3，ＢK4の
ゲートが各バンク選択線ＢKL3，ＢKL4に接続されてい
る。
示する回路図である。図２において、各主ビット線ＭＢ
1，ＭＢ2，……、及び各副ビット線ＳＢ1，ＳＢ2，……
は、階層構造を形成する。例えば、主ビット線ＭＢ1が
奇数番目と偶数番目の２本の副ビット線ＳＢ1，ＳＢ2間
に配置されている。隣合う２本の副ビット線間には、ト
ランジスタであるメモリセルＭ1，Ｍ2，……が配置さ
れ、これらのメモリセルのソース及びドレインがそれぞ
れの副ビット線ＳＢ1，ＳＢ2，……に接続され、これら
のメモリセルのゲートがそれぞれのワード線ＷL0，ＷL
n，……に接続されている。各主ビット線ＭＢ1，ＭＢ
2，……は、センス回路ＳＡ1，ＳＡ2，……並びに充電
回路Ｃaに接続されるか、あるいはトランジスタ（ＭＯ
ＳＦＥＴ）Ｑ1，Ｑ2，……を介してＧＮＤに接続されて
いる。奇数番目の各副ビット線は、それぞれのバンク選
択用トランジスタ（ＭＯＳＦＥＴ）ＢK1，ＢK2を介して
主ビット線に接続され、これらのバンク選択用トランジ
スタ（ＭＯＳＦＥＴ）ＢK1，ＢK2のゲートが各バンク選
択線ＢKL1，ＢKL2に接続されている。また、偶数番目の
各副ビット線は、それぞれのバンク選択用トランジスタ
（ＭＯＳＦＥＴ）ＢK3，ＢK4を介して主ビット線に接続
され、これらのバンク選択用トランジスタＢK3，ＢK4の
ゲートが各バンク選択線ＢKL3，ＢKL4に接続されてい
る。
【０００４】ここで、例えばメモリセルＭ4の値を読み
出す場合、バンク選択線ＢKL1をアクティブにして、バ
ンク選択用トランジスタＢK1をオンとすると共に、バン
ク選択線ＢKL3をアクティブにして、バンク選択用トラ
ンジスタＢK3をオンにする。これにより、充電回路Ｃa
→主ビット線ＭＢ1→バンク選択用トランジスタＢK1→
副ビット線ＳＢ3という電流経路が形成される。メモリ
セルＭ4の閾値が低く設定されていれば、ワード線ＷL0
をアクティブにしたときにメモリセルＭ4がオンとな
り、副ビット線ＳＢ3→メモリセルＭ4→副ビット線ＳＢ
4→バンク選択用トランジスタＢK3→主ビット線ＭＢ2→
トランジスタＱ1→ＧＮＤという経路で電流が流れる。
また、メモリセルＭ4の閾値が高く設定されていれば、
ワード線ＷL0をアクティブにしてもメモリセルＭ4がオ
フのままであり、先の経路で電流が流れることはない。
この経路で電流が流れるか否かをセンス回路ＳＡ1によ
って読み取る事で２値を読み出す。
出す場合、バンク選択線ＢKL1をアクティブにして、バ
ンク選択用トランジスタＢK1をオンとすると共に、バン
ク選択線ＢKL3をアクティブにして、バンク選択用トラ
ンジスタＢK3をオンにする。これにより、充電回路Ｃa
→主ビット線ＭＢ1→バンク選択用トランジスタＢK1→
副ビット線ＳＢ3という電流経路が形成される。メモリ
セルＭ4の閾値が低く設定されていれば、ワード線ＷL0
をアクティブにしたときにメモリセルＭ4がオンとな
り、副ビット線ＳＢ3→メモリセルＭ4→副ビット線ＳＢ
4→バンク選択用トランジスタＢK3→主ビット線ＭＢ2→
トランジスタＱ1→ＧＮＤという経路で電流が流れる。
また、メモリセルＭ4の閾値が高く設定されていれば、
ワード線ＷL0をアクティブにしてもメモリセルＭ4がオ
フのままであり、先の経路で電流が流れることはない。
この経路で電流が流れるか否かをセンス回路ＳＡ1によ
って読み取る事で２値を読み出す。
【０００５】図３は、図２のＭＲＯＭが形成された半導
体基板上のレイアウトパターンを示す図である。
体基板上のレイアウトパターンを示す図である。
【０００６】図３において、半導体基板上には、各バン
ク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4のチャネ
ル領域Ｃhが形成されている。各副ビット線ＳＢ1，ＳＢ
2，……は、各バンク選択用トランジスタを介してそれ
ぞれの補助導電領域（拡散領域）Ｈに接続され、これら
の補助導電領域Ｈが絶縁層（図示せず）のそれぞれのコ
ンタクトホールＣＣを介して各主ビット線ＭＢ1，ＭＢ
2，……に接続されている。各ワード線ＷL0，ＷLn，…
…は、各副ビット線ＳＢ1，ＳＢ2，……に交差する様に
配置されている。
ク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4のチャネ
ル領域Ｃhが形成されている。各副ビット線ＳＢ1，ＳＢ
2，……は、各バンク選択用トランジスタを介してそれ
ぞれの補助導電領域（拡散領域）Ｈに接続され、これら
の補助導電領域Ｈが絶縁層（図示せず）のそれぞれのコ
ンタクトホールＣＣを介して各主ビット線ＭＢ1，ＭＢ
2，……に接続されている。各ワード線ＷL0，ＷLn，…
…は、各副ビット線ＳＢ1，ＳＢ2，……に交差する様に
配置されている。
【０００７】各主ビット線ＭＢ1，ＭＢ2，……は、金属
線等の低抵抗の材質を用いて形成され、各副ビット線Ｓ
Ｂ1，ＳＢ2，……は、トランジスタのソース及びドレイ
ンの生成が可能な拡散層等で形成される。また、各メモ
リセルＭ1，Ｍ2，……は、各副ビット線ＳＢ1，ＳＢ2，
……をソース及びドレインとし、各ワード線ＷL0，ＷL
n，……をゲート電極とする構造を持つ。
線等の低抵抗の材質を用いて形成され、各副ビット線Ｓ
Ｂ1，ＳＢ2，……は、トランジスタのソース及びドレイ
ンの生成が可能な拡散層等で形成される。また、各メモ
リセルＭ1，Ｍ2，……は、各副ビット線ＳＢ1，ＳＢ2，
……をソース及びドレインとし、各ワード線ＷL0，ＷL
n，……をゲート電極とする構造を持つ。
【０００８】ここで、各バンク選択用トランジスタＢK
1，ＢK2に着目すると、チャネル領域Ｃhの幅ｗ2の拡大
が図られている。各バンク選択用トランジスタＢK3，Ｂ
K4についても同様である。これは、バンク選択用トラン
ジスタがメモリセルに直列に接続されており、充電回路
からメモリセル及びバンク選択用トランジスタ等を介し
てＧＮＤへと流れる電流量がバンク選択用トランジスタ
の能力に大きく依存するためである。メモリセルからの
読み出しを高速化する為には、この電流量を大きくする
事が重要であり、バンク選択用トランジスタの能力を向
上させる必要がある。このバンク選択用トランジスタの
能力を上げるために、チャネル領域Ｃhの幅ｗ2を拡大し
ている。
1，ＢK2に着目すると、チャネル領域Ｃhの幅ｗ2の拡大
が図られている。各バンク選択用トランジスタＢK3，Ｂ
K4についても同様である。これは、バンク選択用トラン
ジスタがメモリセルに直列に接続されており、充電回路
からメモリセル及びバンク選択用トランジスタ等を介し
てＧＮＤへと流れる電流量がバンク選択用トランジスタ
の能力に大きく依存するためである。メモリセルからの
読み出しを高速化する為には、この電流量を大きくする
事が重要であり、バンク選択用トランジスタの能力を向
上させる必要がある。このバンク選択用トランジスタの
能力を上げるために、チャネル領域Ｃhの幅ｗ2を拡大し
ている。
【０００９】ところが、図３のレイアウトパターンにお
いては、各バンク選択用トランジスタＢK1，ＢK2のチャ
ネル領域Ｃh、あるいは各バンク選択用トランジスタＢK
3，ＢK4のチャネル領域Ｃhが相互に対向しているため、
各バンク選択用トランジスタ間の絶縁幅ｂを確保する
と、各バンク選択用トランジスタの全体の幅ａが拡大さ
れる。この結果として、メモリアレイが大きくなり、チ
ップサイズが増大した。
いては、各バンク選択用トランジスタＢK1，ＢK2のチャ
ネル領域Ｃh、あるいは各バンク選択用トランジスタＢK
3，ＢK4のチャネル領域Ｃhが相互に対向しているため、
各バンク選択用トランジスタ間の絶縁幅ｂを確保する
と、各バンク選択用トランジスタの全体の幅ａが拡大さ
れる。この結果として、メモリアレイが大きくなり、チ
ップサイズが増大した。
【００１０】そこで、特開平６−１０４４０６号公報に
おいては、図４に示す様な回路構成及び図５に示す様な
レイアウトパターンを持つＭＲＯＭが提案されている。
おいては、図４に示す様な回路構成及び図５に示す様な
レイアウトパターンを持つＭＲＯＭが提案されている。
【００１１】尚、図４及び図５において図２及び図３と
同じ作用を果たす部位に同じ符号を付している。
同じ作用を果たす部位に同じ符号を付している。
【００１２】図４から明らかな様に、各バンク選択用ト
ランジスタＢK2-1，ＢK2-2が並列接続され、各バンク選
択用トランジスタＢK3-1，ＢK3-2が並列接続されてい
る。各バンク選択用トランジスタＢK2-1，ＢK2-2は、図
２に示すバンク選択用トランジスタＢK2と同じ電流供給
能力を有している。また、各バンク選択用トランジスタ
ＢK3-1，ＢK3-2は、図２に示すバンク選択用トランジス
タＢK3と同じ電流供給能力を有している。
ランジスタＢK2-1，ＢK2-2が並列接続され、各バンク選
択用トランジスタＢK3-1，ＢK3-2が並列接続されてい
る。各バンク選択用トランジスタＢK2-1，ＢK2-2は、図
２に示すバンク選択用トランジスタＢK2と同じ電流供給
能力を有している。また、各バンク選択用トランジスタ
ＢK3-1，ＢK3-2は、図２に示すバンク選択用トランジス
タＢK3と同じ電流供給能力を有している。
【００１３】図５から明らかな様に、各補助導電領域Ｈ
（拡散領域）は、Ｈ型に形成されている。各副ビット線
ＳＢ1，ＳＢ2，……は、各バンク選択用トランジスタＢ
K2-1，ＢK2-2及びバンク選択用トランジスタＢK1、ある
いは各バンク選択用トランジスタＢK3-1，ＢK3-2及びバ
ンク選択用トランジスタＢK4を介してそれぞれの補助導
電領域Ｈに接続され、これらの補助導電領域Ｈが絶縁層
（図示せず）のそれぞれのコンタクトホールＣＣを介し
て各主ビット線ＭＢ1，ＭＢ2，……に接続されている。
（拡散領域）は、Ｈ型に形成されている。各副ビット線
ＳＢ1，ＳＢ2，……は、各バンク選択用トランジスタＢ
K2-1，ＢK2-2及びバンク選択用トランジスタＢK1、ある
いは各バンク選択用トランジスタＢK3-1，ＢK3-2及びバ
ンク選択用トランジスタＢK4を介してそれぞれの補助導
電領域Ｈに接続され、これらの補助導電領域Ｈが絶縁層
（図示せず）のそれぞれのコンタクトホールＣＣを介し
て各主ビット線ＭＢ1，ＭＢ2，……に接続されている。
【００１４】ここで、各バンク選択用トランジスタＢK2
-1，ＢK2-2，ＢK3-1，ＢK3-2のチャネル領域Ｃhの幅ｗ1
は、図３に示す各バンク選択用トランジスタＢK2，ＢK3
のチャネル領域Ｃhの幅ｗ2よりも狭くなっている。これ
によって、チップサイズの増大を抑えている。
-1，ＢK2-2，ＢK3-1，ＢK3-2のチャネル領域Ｃhの幅ｗ1
は、図３に示す各バンク選択用トランジスタＢK2，ＢK3
のチャネル領域Ｃhの幅ｗ2よりも狭くなっている。これ
によって、チップサイズの増大を抑えている。
【００１５】各バンク選択用トランジスタＢK2-1，ＢK2
-2のチャネル領域Ｃhの幅ｗ1が狭くても、各バンク選択
用トランジスタＢK2-1，ＢK2-2のチャネル領域Ｃhの幅
ｗ1の和（ｗ1＋ｗ1）が図３に示すバンク選択用トラン
ジスタＢK2のチャネル領域Ｃhの幅ｗ2に等しければ（ｗ
1＋ｗ1＝ｗ2）、各バンク選択用トランジスタＢK2-1，
ＢK2-2によって図３に示すバンク選択用トランジスタＢ
K2と同じ電流量を流すことができる。各バンク選択用ト
ランジスタＢK3-1，ＢK3-2と図３に示すバンク選択用ト
ランジスタＢK3の関係も同様である。
-2のチャネル領域Ｃhの幅ｗ1が狭くても、各バンク選択
用トランジスタＢK2-1，ＢK2-2のチャネル領域Ｃhの幅
ｗ1の和（ｗ1＋ｗ1）が図３に示すバンク選択用トラン
ジスタＢK2のチャネル領域Ｃhの幅ｗ2に等しければ（ｗ
1＋ｗ1＝ｗ2）、各バンク選択用トランジスタＢK2-1，
ＢK2-2によって図３に示すバンク選択用トランジスタＢ
K2と同じ電流量を流すことができる。各バンク選択用ト
ランジスタＢK3-1，ＢK3-2と図３に示すバンク選択用ト
ランジスタＢK3の関係も同様である。
【００１６】
【発明が解決しようとする課題】しかしながら、図５に
示すレイアウトパターンにおいてｗ1＋ｗ1＝ｗ2の関係
を保っていても、近年の微細化に伴い、実際のＬＳＩに
おいてはｗ1＋ｗ1＝ｗ2の関係が成立せず、図４に示す
各バンク選択用トランジスタＢK2-1，ＢK2-2と図３に示
すバンク選択用トランジスタＢK2が同じ電流供給能力に
ならず、図４に示す各バンク選択用トランジスタＢK3-
1，ＢK3-2と図２に示すバンク選択用トランジスタＢK3
が同じ電流供給能力にならなかった。
示すレイアウトパターンにおいてｗ1＋ｗ1＝ｗ2の関係
を保っていても、近年の微細化に伴い、実際のＬＳＩに
おいてはｗ1＋ｗ1＝ｗ2の関係が成立せず、図４に示す
各バンク選択用トランジスタＢK2-1，ＢK2-2と図３に示
すバンク選択用トランジスタＢK2が同じ電流供給能力に
ならず、図４に示す各バンク選択用トランジスタＢK3-
1，ＢK3-2と図２に示すバンク選択用トランジスタＢK3
が同じ電流供給能力にならなかった。
【００１７】これは、実際のＬＳＩにおいては、バンク
選択用トランジスタのチャネル領域Ｃhの有効幅がレイ
アウトパターン上のバンク選択用トランジスタのチャネ
ル領域Ｃhの幅よりも小さいためである。逆に言えば、
レイアウトパターン上のバンク選択用トランジスタのチ
ャネル領域Ｃhの幅には、チャネル領域Ｃhとはならない
無効幅が含まれている。この無効幅は、ゲート長が同じ
であれば、ゲート幅に依存しない。
選択用トランジスタのチャネル領域Ｃhの有効幅がレイ
アウトパターン上のバンク選択用トランジスタのチャネ
ル領域Ｃhの幅よりも小さいためである。逆に言えば、
レイアウトパターン上のバンク選択用トランジスタのチ
ャネル領域Ｃhの幅には、チャネル領域Ｃhとはならない
無効幅が含まれている。この無効幅は、ゲート長が同じ
であれば、ゲート幅に依存しない。
【００１８】図６は、各副ビット線ＳＢに挟まれたバン
ク選択用トランジスタのチャネル領域Ｃhを示してお
り、レイアウトパターン上のチャネル領域Ｃhの幅ｗ1
と、実際のＬＳＩにおけるチャネル領域Ｃhの有効幅ｗ6
及び無効幅ｗ4の関係（ｗ6＝ｗ1−２×ｗ4）を表してい
る。
ク選択用トランジスタのチャネル領域Ｃhを示してお
り、レイアウトパターン上のチャネル領域Ｃhの幅ｗ1
と、実際のＬＳＩにおけるチャネル領域Ｃhの有効幅ｗ6
及び無効幅ｗ4の関係（ｗ6＝ｗ1−２×ｗ4）を表してい
る。
【００１９】この様なレイアウトパターン上のチャネル
領域Ｃhの幅ｗ1と、実際のＬＳＩにおけるチャネル領域
Ｃhの有効幅ｗ6及び無効幅ｗ4の関係を考慮した上で、
先に述べた図５に示す各バンク選択用トランジスタＢK2
-1，ＢK2-2のチャネル領域Ｃhの有効幅の和をｗ60で表
すと、ｗ60＝（ｗ1−２×ｗ4）＋（ｗ1−２×ｗ4）＝２
×ｗ1−４×ｗ4となる。これに対して、図３に示すバン
ク選択用トランジスタＢK2のチャネル領域Ｃhの有効幅
をｗ61とし、レイアウトパターン上の幅をｗ2（＝２×
ｗ1）で表すと、ｗ61＝ｗ2−２×ｗ4＝２×ｗ1−２×ｗ
4となる。先に述べた様に無効幅ｗ4が一定であるから、
図５に示す各バンク選択用トランジスタＢK2-1，ＢK2-2
のチャネル領域Ｃhの有効幅の和ｗ60は、図３に示すバ
ンク選択用トランジスタＢK2のチャネル領域Ｃhの有効
幅ｗ61よりも明らかに狭くなる。
領域Ｃhの幅ｗ1と、実際のＬＳＩにおけるチャネル領域
Ｃhの有効幅ｗ6及び無効幅ｗ4の関係を考慮した上で、
先に述べた図５に示す各バンク選択用トランジスタＢK2
-1，ＢK2-2のチャネル領域Ｃhの有効幅の和をｗ60で表
すと、ｗ60＝（ｗ1−２×ｗ4）＋（ｗ1−２×ｗ4）＝２
×ｗ1−４×ｗ4となる。これに対して、図３に示すバン
ク選択用トランジスタＢK2のチャネル領域Ｃhの有効幅
をｗ61とし、レイアウトパターン上の幅をｗ2（＝２×
ｗ1）で表すと、ｗ61＝ｗ2−２×ｗ4＝２×ｗ1−２×ｗ
4となる。先に述べた様に無効幅ｗ4が一定であるから、
図５に示す各バンク選択用トランジスタＢK2-1，ＢK2-2
のチャネル領域Ｃhの有効幅の和ｗ60は、図３に示すバ
ンク選択用トランジスタＢK2のチャネル領域Ｃhの有効
幅ｗ61よりも明らかに狭くなる。
【００２０】また、レイアウトパターン上で（ｗ1＋ｗ1
＝ｗ2）を設定しても、実際のＬＳＩにおいては、幅ｗ1
がばらついて、ｗ1＋ｗ1＝ｗ2とはならないことが多
い。
＝ｗ2）を設定しても、実際のＬＳＩにおいては、幅ｗ1
がばらついて、ｗ1＋ｗ1＝ｗ2とはならないことが多
い。
【００２１】これらの事が原因となって、各バンク選択
用トランジスタＢK2-1，ＢK2-2による電流供給、及び各
バンク選択用トランジスタＢK3-1，ＢK3-2による電流供
給能力が劣った。
用トランジスタＢK2-1，ＢK2-2による電流供給、及び各
バンク選択用トランジスタＢK3-1，ＢK3-2による電流供
給能力が劣った。
【００２２】無効幅ｗ4を考慮して、レイアウトパター
ン上でチャネル領域Ｃhの幅ｗ1を広めに設定する事も可
能であるが、無効幅ｗ4は実際のＬＳＩの製造条件によ
って微妙に変化する為、有効幅ｗ6の制御が困難であ
る。
ン上でチャネル領域Ｃhの幅ｗ1を広めに設定する事も可
能であるが、無効幅ｗ4は実際のＬＳＩの製造条件によ
って微妙に変化する為、有効幅ｗ6の制御が困難であ
る。
【００２３】この様なバンク選択用トランジスタのばら
つきがあると、多数のバンク選択用トランジスタのうち
のいずれを通ってメモリセルの値が読み出されるかに応
じて、メモリセルの値の読み出し速度が変化するので、
安定した高速読み出しができなくなった。
つきがあると、多数のバンク選択用トランジスタのうち
のいずれを通ってメモリセルの値が読み出されるかに応
じて、メモリセルの値の読み出し速度が変化するので、
安定した高速読み出しができなくなった。
【００２４】また、補助導電領域Ｈは、主ビット線の寄
生容量となる。図５に示すレイアウトパターンから明ら
かな様に、補助導電領域ＨがＨ型であって、その面積が
広いと、主ビット線の寄生容量が増大するので、これが
原因となってメモリセルの値の読み出し速度が遅くなっ
た。
生容量となる。図５に示すレイアウトパターンから明ら
かな様に、補助導電領域ＨがＨ型であって、その面積が
広いと、主ビット線の寄生容量が増大するので、これが
原因となってメモリセルの値の読み出し速度が遅くなっ
た。
【００２５】そこで、本発明は、上記従来の課題に鑑み
なされたもので、チップサイズの増大を招くことなく、
安定した高速読み出しを可能にする半導体記憶装置を提
供することを目的とする。
なされたもので、チップサイズの増大を招くことなく、
安定した高速読み出しを可能にする半導体記憶装置を提
供することを目的とする。
【００２６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体記憶装置は、半導体基板と、該半導
体基板上に平行に配列された複数のワード線と、該各ワ
ード線に沿って配列された複数のメモリセルと、該半導
体基板上に該各ワード線と交差する様にかつ相互に平行
に配置された複数列の導電領域である複数の副ビット線
と、該各副ビット線と平行に配置された複数列の導電線
である複数の主ビット線と、該各ワード線と平行に配置
された複数のバンク選択線と、該各バンク選択線に沿っ
て配列され、該各副ビット線に接続された複数のバンク
選択トランジスタと、該各主ビット線毎に設けられ、主
ビット線と１組の各副ビット線のバンク選択トランジス
タ間を接続する複数の補助導電領域とを備え、該各バン
ク選択トランジスタの形状は、同一であり、該各補助導
電領域は、主ビット線に接続される中央部と、１組の各
副ビット線のバンク選択トランジスタに接続される四つ
の枝部とを含む変形Ｈ型であり、該各補助導電領域の四
つの枝部のうちの二つの枝部は、他の二つの枝部よりも
短くなっており、該各補助導電領域の枝部と該各副ビッ
ト線とを接続する各バンク選択トランジスタのチャネル
領域は、該チャネル領域の幅が、隣接する一対のバンク
選択線間に、該各副ビット線に対して平行に突出するよ
うに形成されている。
に、本発明の半導体記憶装置は、半導体基板と、該半導
体基板上に平行に配列された複数のワード線と、該各ワ
ード線に沿って配列された複数のメモリセルと、該半導
体基板上に該各ワード線と交差する様にかつ相互に平行
に配置された複数列の導電領域である複数の副ビット線
と、該各副ビット線と平行に配置された複数列の導電線
である複数の主ビット線と、該各ワード線と平行に配置
された複数のバンク選択線と、該各バンク選択線に沿っ
て配列され、該各副ビット線に接続された複数のバンク
選択トランジスタと、該各主ビット線毎に設けられ、主
ビット線と１組の各副ビット線のバンク選択トランジス
タ間を接続する複数の補助導電領域とを備え、該各バン
ク選択トランジスタの形状は、同一であり、該各補助導
電領域は、主ビット線に接続される中央部と、１組の各
副ビット線のバンク選択トランジスタに接続される四つ
の枝部とを含む変形Ｈ型であり、該各補助導電領域の四
つの枝部のうちの二つの枝部は、他の二つの枝部よりも
短くなっており、該各補助導電領域の枝部と該各副ビッ
ト線とを接続する各バンク選択トランジスタのチャネル
領域は、該チャネル領域の幅が、隣接する一対のバンク
選択線間に、該各副ビット線に対して平行に突出するよ
うに形成されている。
【００２７】前記一対のバンク選択線に沿って、それぞ
れ、配列された各バンク選択トランジスタは、交互に配
置されていることを特徴とする。
れ、配列された各バンク選択トランジスタは、交互に配
置されていることを特徴とする。
【００２８】この様な本発明によれば、各バンク選択ト
ランジスタは、同一形状を有するため、多数のバンク選
択用トランジスタのうちのいずれを通ってメモリセルの
値が読み出されても、メモリセルの値の読み出し速度が
一定となり、安定した高速読み出しが可能となる。ま
た、補助導電領域を変形Ｈ型として、主ビット線の寄生
容量を抑えているので、更なる高速読み出しが可能とな
る。また、各バンク選択トランジスタを互い違いに配置
し突出した形状とし、各バンク選択トランジスタのチャ
ネル領域を拡大しているので、チップサイズの増大を抑
えつつ、更なる高速読み出しが可能となる。
ランジスタは、同一形状を有するため、多数のバンク選
択用トランジスタのうちのいずれを通ってメモリセルの
値が読み出されても、メモリセルの値の読み出し速度が
一定となり、安定した高速読み出しが可能となる。ま
た、補助導電領域を変形Ｈ型として、主ビット線の寄生
容量を抑えているので、更なる高速読み出しが可能とな
る。また、各バンク選択トランジスタを互い違いに配置
し突出した形状とし、各バンク選択トランジスタのチャ
ネル領域を拡大しているので、チップサイズの増大を抑
えつつ、更なる高速読み出しが可能となる。
【００２９】
【発明の実施の形態】図１は、本発明の半導体記憶装置
の一実施形態を示すレイアウトパターンである。本実施
形態の装置は、階層ビット線方式のＭＲＯＭであり、図
２に示す回路と全く同一の回路構成を持ち、その動作が
同じである。
の一実施形態を示すレイアウトパターンである。本実施
形態の装置は、階層ビット線方式のＭＲＯＭであり、図
２に示す回路と全く同一の回路構成を持ち、その動作が
同じである。
【００３０】図１において、半導体基板上には、各ワー
ド線ＷL0，ＷLn，……が相互に平行に配列され、該各ワ
ード線に沿って各メモリセルＭ1，Ｍ2，……が配置され
ている。各副ビット線ＳＢ1，ＳＢ2，……及び各主ビッ
ト線ＭＢ1，ＭＢ2，……は、各ワード線ＷL0，ＷLn，…
…と交差する様にかつ相互に平行に配置されている。各
バンク選択線ＢKL1，ＢKL2，ＢKL3，ＢKL4は、各ワード
線ＷL0，ＷLn，……に平行に配置され、各バンク選択線
ＢKL1，ＢKL2，ＢKL3，ＢKL4上に各バンク選択用トラン
ジスタＢK1，ＢK2，ＢK3，ＢK4が形成されている。
ド線ＷL0，ＷLn，……が相互に平行に配列され、該各ワ
ード線に沿って各メモリセルＭ1，Ｍ2，……が配置され
ている。各副ビット線ＳＢ1，ＳＢ2，……及び各主ビッ
ト線ＭＢ1，ＭＢ2，……は、各ワード線ＷL0，ＷLn，…
…と交差する様にかつ相互に平行に配置されている。各
バンク選択線ＢKL1，ＢKL2，ＢKL3，ＢKL4は、各ワード
線ＷL0，ＷLn，……に平行に配置され、各バンク選択線
ＢKL1，ＢKL2，ＢKL3，ＢKL4上に各バンク選択用トラン
ジスタＢK1，ＢK2，ＢK3，ＢK4が形成されている。
【００３１】各補助導電領域（拡散領域）Ｈは、絶縁層
（図示せず）のそれぞれのコンタクトホールＣＣを介し
て各主ビット線ＭＢ1，ＭＢ2，……に接続される中央部
Ｈaと、４つの各バンク選択用トランジスタＢK1，ＢK
2，……に接続されるそれぞれの枝部Ｈbとを含む変形Ｈ
型である。４つの各バンク選択用トランジスタＢK1，Ｂ
K2，……は、補助導電領域Ｈを介して１本の主ビット線
に接続されている。
（図示せず）のそれぞれのコンタクトホールＣＣを介し
て各主ビット線ＭＢ1，ＭＢ2，……に接続される中央部
Ｈaと、４つの各バンク選択用トランジスタＢK1，ＢK
2，……に接続されるそれぞれの枝部Ｈbとを含む変形Ｈ
型である。４つの各バンク選択用トランジスタＢK1，Ｂ
K2，……は、補助導電領域Ｈを介して１本の主ビット線
に接続されている。
【００３２】半導体基板は、第１導電型（例えばＰ型基
板あるいは、Ｐウエル）のものであり、各副ビット線Ｓ
Ｂ1，ＳＢ2，……は、第２導電型（例えばｎ型）の拡散
層等であり、トランジスタのソース及びドレインの形成
が可能である。また、各メモリセルＭ1，Ｍ2，……は、
各副ビット線ＳＢ1，ＳＢ2，……をソース及びドレイン
とし、各ワード線ＷL0，ＷLn，……をゲート電極とする
構造を持つ。各主ビット線ＭＢ1，ＭＢ2，……は、金属
線等の低抵抗の材質を用いて形成されている。
板あるいは、Ｐウエル）のものであり、各副ビット線Ｓ
Ｂ1，ＳＢ2，……は、第２導電型（例えばｎ型）の拡散
層等であり、トランジスタのソース及びドレインの形成
が可能である。また、各メモリセルＭ1，Ｍ2，……は、
各副ビット線ＳＢ1，ＳＢ2，……をソース及びドレイン
とし、各ワード線ＷL0，ＷLn，……をゲート電極とする
構造を持つ。各主ビット線ＭＢ1，ＭＢ2，……は、金属
線等の低抵抗の材質を用いて形成されている。
【００３３】バンク選択線ＢKL1の各バンク選択用トラ
ンジスタＢK1とバンク選択線ＢKL2の各バンク選択用ト
ランジスタＢK2が交互に配置され、各バンク選択用トラ
ンジスタＢK1のチャネル領域Ｃhと各バンク選択用トラ
ンジスタＢK2のチャネル領域Ｃhが各バンク選択線ＢKL
1，ＢKL2間に突出して形成されている。同様に、バンク
選択線ＢKL3の各バンク選択用トランジスタＢK3とバン
ク選択線ＢKL4の各バンク選択用トランジスタＢK4が交
互に配置され、各バンク選択用トランジスタＢK3のチャ
ネル領域Ｃhと各バンク選択用トランジスタＢK4のチャ
ネル領域Ｃhが各バンク選択線ＢKL3，ＢKL4間に突出し
て形成されている。
ンジスタＢK1とバンク選択線ＢKL2の各バンク選択用ト
ランジスタＢK2が交互に配置され、各バンク選択用トラ
ンジスタＢK1のチャネル領域Ｃhと各バンク選択用トラ
ンジスタＢK2のチャネル領域Ｃhが各バンク選択線ＢKL
1，ＢKL2間に突出して形成されている。同様に、バンク
選択線ＢKL3の各バンク選択用トランジスタＢK3とバン
ク選択線ＢKL4の各バンク選択用トランジスタＢK4が交
互に配置され、各バンク選択用トランジスタＢK3のチャ
ネル領域Ｃhと各バンク選択用トランジスタＢK4のチャ
ネル領域Ｃhが各バンク選択線ＢKL3，ＢKL4間に突出し
て形成されている。
【００３４】この様なレイアウトパターンにおいては、
各バンク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4の
チャネル領域Ｃhの幅ｗ2を広く保ちつつ、各バンク選択
線ＢKL1，ＢKL2を相互に近接して配置すると共に、各バ
ンク選択線ＢKL3，ＢKL4を相互に近接して配置すること
ができる。このため、各バンク選択用トランジスタＢK
1，ＢK2，ＢK3，ＢK4の電流供給能力を損なうことな
く、よってメモリセルからの読み出し速度を低下させる
ことなく、チップサイズの増大を抑制することができ
る。また、各バンク選択用トランジスタＢK1，ＢK2，Ｂ
K3，ＢK4の形状並びに大きさが全く同一であるため、各
バンク選択用トランジスタのうちのいずれを通ってメモ
リセルの値が読み出されても、メモリセルの値の読み出
し速度が一定となり、安定した高速読み出しが可能とな
る。
各バンク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4の
チャネル領域Ｃhの幅ｗ2を広く保ちつつ、各バンク選択
線ＢKL1，ＢKL2を相互に近接して配置すると共に、各バ
ンク選択線ＢKL3，ＢKL4を相互に近接して配置すること
ができる。このため、各バンク選択用トランジスタＢK
1，ＢK2，ＢK3，ＢK4の電流供給能力を損なうことな
く、よってメモリセルからの読み出し速度を低下させる
ことなく、チップサイズの増大を抑制することができ
る。また、各バンク選択用トランジスタＢK1，ＢK2，Ｂ
K3，ＢK4の形状並びに大きさが全く同一であるため、各
バンク選択用トランジスタのうちのいずれを通ってメモ
リセルの値が読み出されても、メモリセルの値の読み出
し速度が一定となり、安定した高速読み出しが可能とな
る。
【００３５】一方、各補助導電領域Ｈは、４つの枝部Ｈ
bのうちの２つのＨbが短くされており、図５に示す従来
の装置における補助導電領域Ｈと比較すると、その面積
が狭くなっている。このため、補助導電領域Ｈの面積に
対応する主ビット線の寄生容量が減少し、メモリセルの
値の読み出しがより高速化される。
bのうちの２つのＨbが短くされており、図５に示す従来
の装置における補助導電領域Ｈと比較すると、その面積
が狭くなっている。このため、補助導電領域Ｈの面積に
対応する主ビット線の寄生容量が減少し、メモリセルの
値の読み出しがより高速化される。
【００３６】例えば、１本のビット線を通じて４Ｋビッ
トのメモリセルの読み出しを行い、１バンクを３２ビッ
トとするメモリ構成の場合、６４ヶの変形Ｈ型の補助導
電領域Ｈが接続される。これらの補助導電領域Ｈの寄生
容量は、主ビット線の容量として加算され、メモリセル
の読み出し速度に影響を与える。主ビット線の容量が少
ないと、高速な読み出しが可能となる。このため、主ビ
ット線と副ビット線の選択用トランジスタを接続する補
助導電領域Ｈの面積を狭く、かつ補助導電領域Ｈの周囲
長を短くしたい。変形Ｈ型の補助導電領域Ｈは、図５に
示す従来の装置における補助導電領域Ｈと比較して、面
積が狭く、周囲長が短いので、トータルとしての主ビッ
ト線の容量が低減され、高速読み出しが可能となる。
トのメモリセルの読み出しを行い、１バンクを３２ビッ
トとするメモリ構成の場合、６４ヶの変形Ｈ型の補助導
電領域Ｈが接続される。これらの補助導電領域Ｈの寄生
容量は、主ビット線の容量として加算され、メモリセル
の読み出し速度に影響を与える。主ビット線の容量が少
ないと、高速な読み出しが可能となる。このため、主ビ
ット線と副ビット線の選択用トランジスタを接続する補
助導電領域Ｈの面積を狭く、かつ補助導電領域Ｈの周囲
長を短くしたい。変形Ｈ型の補助導電領域Ｈは、図５に
示す従来の装置における補助導電領域Ｈと比較して、面
積が狭く、周囲長が短いので、トータルとしての主ビッ
ト線の容量が低減され、高速読み出しが可能となる。
【００３７】
【発明の効果】以上の様に本発明によれば、チップサイ
ズを増大することなく、各バンク選択用トランジスタの
チャネル幅を広くしかつ揃えて、各バンク選択用トラン
ジスタの電流供給能力を大きくしかつ一定にすることが
でき、これによりメモリセルからの読み出し動作の高速
化を図るとともに、安定した読み出し動作が保証され
る。
ズを増大することなく、各バンク選択用トランジスタの
チャネル幅を広くしかつ揃えて、各バンク選択用トラン
ジスタの電流供給能力を大きくしかつ一定にすることが
でき、これによりメモリセルからの読み出し動作の高速
化を図るとともに、安定した読み出し動作が保証され
る。
【図１】本発明の半導体記憶装置の一実施形態を示すレ
イアウトパターンである。
イアウトパターンである。
【図２】階層ビット線方式のＭＲＯＭを例示する回路図
である。
である。
【図３】図２のＭＲＯＭが形成された半導体基板上の従
来のレイアウトパターンを示す図である。
来のレイアウトパターンを示す図である。
【図４】階層ビット線方式のＭＲＯＭの他の例を示す回
路図である。
路図である。
【図５】図４のＭＲＯＭが形成された半導体基板上の従
来のレイアウトパターンを示す図である。
来のレイアウトパターンを示す図である。
【図６】各副ビット線に挟まれたバンク選択用トランジ
スタのチャネル領域を示す図である。
スタのチャネル領域を示す図である。
Claims (2)
- 【請求項１】 半導体基板と、 該半導体基板上に平行に配列された複数のワード線と、 該各ワード線に沿って配列された複数のメモリセルと、 該半導体基板上に該各ワード線と交差する様にかつ相互
に平行に配置された複数列の導電領域である複数の副ビ
ット線と、 該各副ビット線と平行に配置された複数列の導電線であ
る複数の主ビット線と、 該各ワード線と平行に配置された複数のバンク選択線
と、 該各バンク選択線に沿って配列され、該各副ビット線に
接続された複数のバンク選択トランジスタと、 該各主ビット線毎に設けられ、主ビット線と１組の各副
ビット線のバンク選択トランジスタ間を接続する複数の
補助導電領域とを備え、 該各バンク選択トランジスタの形状は、同一であり、 該各補助導電領域は、主ビット線に接続される中央部
と、１組の各副ビット線のバンク選択トランジスタに接
続される四つの枝部とを含む変形Ｈ型であり、 該各補助導電領域の四つの枝部のうちの二つの枝部は、
他の二つの枝部よりも短くなっており、 該各補助導電領域の枝部と該各副ビット線とを接続する
各バンク選択トランジスタのチャネル領域は、該チャネ
ル領域の幅が、隣接する一対のバンク選択線間に、該各
副ビット線に対して平行に突出するように形成されてい
る 半導体記憶装置。 - 【請求項２】 前記一対のバンク選択線に沿って、それ
ぞれ、配列された各バンク選択トランジスタは、交互に
配置されていることを特徴とする、請求項１に記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19378699A JP3393600B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体記憶装置 |
| TW089105705A TW451479B (en) | 1999-07-07 | 2000-03-28 | Semiconductor memory device |
| US09/548,888 US6559514B2 (en) | 1999-07-07 | 2000-04-13 | Semiconductor memory device having auxiliary conduction region of reduced area |
| KR10-2000-0038960A KR100373304B1 (ko) | 1999-07-07 | 2000-07-07 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19378699A JP3393600B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024070A JP2001024070A (ja) | 2001-01-26 |
| JP3393600B2 true JP3393600B2 (ja) | 2003-04-07 |
Family
ID=16313782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19378699A Expired - Fee Related JP3393600B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6559514B2 (ja) |
| JP (1) | JP3393600B2 (ja) |
| KR (1) | KR100373304B1 (ja) |
| TW (1) | TW451479B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881565B1 (fr) * | 2005-02-03 | 2007-08-24 | Atmel Corp | Circuits de selection de ligne binaire pour memoires non volatiles |
| JP5063912B2 (ja) * | 2006-03-31 | 2012-10-31 | パナソニック株式会社 | 半導体記憶装置 |
| KR100851547B1 (ko) * | 2006-09-29 | 2008-08-11 | 삼성전자주식회사 | 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치 |
| JP4907563B2 (ja) * | 2008-01-16 | 2012-03-28 | パナソニック株式会社 | 半導体記憶装置 |
| JP2009271261A (ja) * | 2008-05-02 | 2009-11-19 | Powerchip Semiconductor Corp | 回路構造とそれを定義するためのフォトマスク |
| JP5017442B2 (ja) | 2010-10-29 | 2012-09-05 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JPH04311900A (ja) * | 1991-04-10 | 1992-11-04 | Sharp Corp | 半導体読み出し専用メモリ |
| JP2845414B2 (ja) | 1992-09-18 | 1999-01-13 | シャープ株式会社 | 半導体読み出し専用メモリ |
| JP2778548B2 (ja) | 1995-08-28 | 1998-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| JP3235715B2 (ja) * | 1996-06-11 | 2001-12-04 | シャープ株式会社 | 半導体記憶装置 |
| JP3322828B2 (ja) * | 1997-10-31 | 2002-09-09 | シャープ株式会社 | 半導体記憶装置 |
-
1999
- 1999-07-07 JP JP19378699A patent/JP3393600B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-28 TW TW089105705A patent/TW451479B/zh not_active IP Right Cessation
- 2000-04-13 US US09/548,888 patent/US6559514B2/en not_active Expired - Fee Related
- 2000-07-07 KR KR10-2000-0038960A patent/KR100373304B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020175349A1 (en) | 2002-11-28 |
| TW451479B (en) | 2001-08-21 |
| KR100373304B1 (ko) | 2003-02-25 |
| KR20010029907A (ko) | 2001-04-16 |
| JP2001024070A (ja) | 2001-01-26 |
| US6559514B2 (en) | 2003-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100566774B1 (ko) | 직렬 ｍｒａｍ 디바이스 | |
| KR100443545B1 (ko) | Ｍｒａｍ 장치 | |
| US7002866B2 (en) | Semiconductor memory device | |
| TWI681542B (zh) | 靜態隨機存取記憶體的佈局圖案 | |
| US10748913B2 (en) | SRAM cell with T-shaped contact | |
| JPH05198775A (ja) | 半導体読み出し専用メモリ | |
| US7038926B2 (en) | Multi-port static random access memory | |
| JP4783548B2 (ja) | Ｓｏｉ基板上のメモリ | |
| US5517038A (en) | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| JPH06169071A (ja) | 半導体記憶装置 | |
| US20220068942A1 (en) | Semiconductor storage device | |
| JP3393600B2 (ja) | 半導体記憶装置 | |
| JP7560746B2 (ja) | 半導体記憶装置 | |
| KR100258345B1 (ko) | 파워라인의 배치구조를 개선한 반도체 메모리 장치 | |
| US7142447B2 (en) | Nonvolatile memory device with variable resistance element | |
| JPH06104405A (ja) | スタティック型メモリ | |
| JPS61267997A (ja) | 半導体回路 | |
| JP4321022B2 (ja) | 共有のビットラインを備えたメモリ | |
| WO2023157724A1 (ja) | 半導体記憶装置 | |
| JP3612276B2 (ja) | ダイナミック型半導体記憶装置 | |
| WO2024018875A1 (ja) | 半導体記憶装置 | |
| WO2020262248A1 (ja) | 半導体記憶装置 | |
| JP3529473B2 (ja) | 半導体記憶装置 | |
| JP2003273329A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080131 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130131 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130131 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |