TWI681542B - 靜態隨機存取記憶體的佈局圖案 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體的佈局圖案，至少包含一第一上拉元件、一第二上拉元件、一第一下拉元件、一第二下拉元件、一第一存取元件以及一第二存取元件位於一基底上，複數個鰭狀結構位於基底上，至少包含有一至少一第一鰭狀結構與至少一第二鰭狀結構，至少一J狀結構，該至少一J狀結構包含有一長邊部分、一短邊部份以及一連接該長邊部分與該短邊部分的橋接部分，以及至少一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少一第二鰭狀結構，其中該至少一第一延伸接觸結構與該橋接部分不重疊。

Description

靜態隨機存取記憶體的佈局圖案
本發明是關於一種靜態隨機存取記憶體(static random access memory，SRAM)，尤其是一種具有增加良率和提升讀取速度的靜態隨機存取記憶體(SRAM)的佈局圖案。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
然而隨著製程線寬與曝光間距的縮減，現今SRAM元件的製作難以利用現有的架構曝出所要的圖案。因此如何改良現有SRAM元 件的架構來提升曝光的品質即為現今一重要課題。
本發明提供一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少一存取元件(PGs)與該兩互相耦合的反向器連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有鰭狀電晶體(FinFET)，複數個鰭狀結構位於該基底上，該些鰭狀結構至少包含有至少一第一鰭狀結構、至少一第二鰭狀結構、至少一第三鰭狀結構以及至少一第四鰭狀結構，各該反向器包含一J狀結構，該J狀結構包含有一長邊部分與一短邊部分沿著一第一方向排列，以及一連接該長邊部分與該短邊部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該長邊部分橫跨於該至少一第一鰭狀結構且該短邊部分則跨越該至少一第二鰭狀結構並組成該至少一下拉元件(PDs)，其中該長邊部分橫跨於該至少一第三鰭狀結構並組成該至少一上拉元件(PLs)，各該反向器包含一第一存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀閘極結構的該短邊部分排列方向相同，且該第一存取閘極結構與該短邊部分具有相同的一對稱軸，其中該第一存取閘極結構橫跨於該至少一第四鰭狀結構並組成該至少一存取元件(PGs)，以及至少一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少一第二鰭狀結構，其中該第一延伸接觸結構與該橋接部分不重疊。
本發明另提供一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向 器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少一存取元件(PGs)與該兩互相耦合的反向器連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有平面式電晶體，複數個擴散區位於該基底上，該些擴散區至少包含有至少一第一擴散區、至少一第二擴散區、至少一第三擴散區以及至少一第四擴散區，各該反向器包含一J狀結構，該J狀結構包含有一長邊部分與一短邊部分沿著一第一方向排列，以及一連接該長邊部分與該短邊部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該長邊部分橫跨於該至少一第一擴散區且該短邊部分則跨越該至少一第二擴散區並組成該至少一下拉元件(PDs)，其中該長邊部分橫跨於該至少一第三擴散區並組成該至少一上拉元件(PLs)，各該反向器包含一第一存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀閘極結構的該短邊部分排列方向相同，且該第一存取閘極結構與該短邊部分具有相同的一對稱軸，其中該第一存取閘極結構橫跨於該至少一第四擴散區並組成該至少一存取元件(PGs)，以及至少一第一延伸接觸結構，橫跨於該至少一第一擴散區與該至少一第二擴散區，其中該第一延伸接觸結構與該橋接部分不重疊。
本發明的特徵在於，J狀結構的長邊部分與短邊部分都同時跨越了鰭狀結構，因此在有限的空間內，增加了閘極結構跨越的鰭狀結構數量，進一步提升下拉元件的讀取速度。除此之外，本實施例的另外一特徵在於，從上視圖來看，接觸結構與橋接結構並不互相重疊，兩者之間保有一間距。根據申請人實驗發現，當橋接結構不與接觸結構重疊時，可以降低寄生電容產生，進而達到增加製程良率、提高SRAM穩定度與讀取速度等功效。
10‧‧‧6T-SRAM記憶單元
11‧‧‧特定範圍
11A‧‧‧邊界
12‧‧‧8TDP-SRAM記憶單元
24‧‧‧儲存節點
26‧‧‧儲存節點
28‧‧‧串接電路
30‧‧‧串接電路
52‧‧‧基底
54‧‧‧鰭狀結構
54A‧‧‧第一鰭狀結構
54B‧‧‧第二鰭狀結構
54C‧‧‧第三鰭狀結構
54D‧‧‧第四鰭狀結構
54E‧‧‧第五鰭狀結構
56‧‧‧J狀結構
56A‧‧‧長邊部分
56B‧‧‧短邊部分
56C‧‧‧橋接部分
56C’‧‧‧金屬電極
56C”‧‧‧金屬層
57‧‧‧接觸結構
58A‧‧‧第一擴散區
58B‧‧‧第二擴散區
58C‧‧‧第三擴散區
58D‧‧‧第四擴散區
58E‧‧‧第五擴散區
60A、60B‧‧‧第一存取閘極結構
62A、62B‧‧‧第二存取閘極結構
72A、72B‧‧‧延伸接觸結構
74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B、88A、88B‧‧‧接觸結構
PL1‧‧‧第一上拉元件
PD1‧‧‧第一下拉元件
PL2‧‧‧第二上拉元件
PD2‧‧‧第二下拉元件
PG1‧‧‧第一存取元件
PG2‧‧‧第二存取元件
PG3‧‧‧第三存取元件
PG4‧‧‧第四存取元件
Vcc‧‧‧電壓源
Vss‧‧‧電壓源
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
WL‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
G‧‧‧間距
第1圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-transistor SRAM,6T-SRAM)記憶單元之電路圖。
第2圖為本發明較佳實施例之一靜態隨機存取記憶體之佈局圖。
第3圖繪示根據本發明的一實施例，得到沿著第2圖中剖面線A-A’的剖面圖。
第4圖繪示根據本發明的另一實施例，得到沿著第2圖中剖面線A-A’的剖面圖。
第5圖為本發明靜態隨機存取記憶體中一組雙埠八電晶體靜態隨機存取記憶體(eight-transistor dual port SRAM，8TDP-SRAM)記憶單元之電路圖。
第6圖為本發明第二較佳實施例之一靜態隨機存取記憶體之佈局圖。
第7圖為本發明另一較佳實施例之一六電晶體靜態隨機存取記憶體之佈局圖。
第8圖為本發明另一較佳實施例之一八電晶體靜態隨機存取記憶體之佈局圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其 詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參照第1圖與第2圖，第1圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-device SRAM,6T-SRAM)記憶單元之電路圖，第2圖為本發明較佳實施例之一靜態隨機存取記憶體之佈局圖。
如第1圖與第2圖所示，本發明之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一六電晶體靜態隨機存取記憶單元(six-device SRAM,6T-SRAM)10。
請參考第1圖，在本實施例中，各6T-SRAM記憶單元10較佳由一第一上拉元件(Pull-Up device)PL1、一第二上拉元件PL2、一第一下拉元件(Pull-Down device)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1和一第二存取元件PG2構成正反器(flip-flop)，其中第一上拉元件PL1和第二上拉元件PL2、第一下拉元件PD1和第二下拉元件PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉元件PL1和第二上拉元件PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-device SRAM,4T-SRAM)。另外在本實施例中，第一上拉元件PL1和第二上拉元件PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，6T-SRAM記憶單元10的第一上拉元件PL1、第二上拉元件PL2是由P型金氧半導體(P-type metal oxide semiconductor,PMOS)電晶體所組成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2則是由N型金氧半導體(N-type metal oxide semiconductor,NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉元件PL1和第一下拉元件PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉元件PL2與第二下拉元件PD2構成另一反向器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。上述兩反向器互相耦合以儲存資料。
此外，在儲存節點24處，係分別電連接有第二下拉元件PD2和第二上拉元件PL2之閘極(gate)、及第一下拉元件PD1、第一上拉元件PL1和第一存取元件PG1的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉元件PD1和第一上拉元件PL1之閘極、及第二下拉元件PD2、第二上拉元件PL2和第二存取元件PG2的汲極。至於第一存取元件PG1和第二存取元件PG2的閘極則分別耦接至字元線(Word Line)WL，而第一存取元件PG1和第二存取元件PG2的源極(Source)則分別耦接至相對應之位元線(Bit Line)BL1與BL2。
請參考第2圖，在本實施例中，6T-SRAM記憶單元10設於一基底52上，例如一矽基底或矽覆絕緣(SOI)基板，基底52上設有複數條相互平行排列的鰭狀結構54，且各鰭狀結構54周圍設有淺溝隔離(圖未示)。
一般而言，一鰭狀電晶體需要包含一閘極結構跨越於至少一鰭狀結構上，然而根據實驗發現，若同一閘極結構同時跨越多個互相平行的鰭狀結構， 在等效電路上，相當於多個電晶體相互並聯，如此有助於提升該鰭狀電晶體的閘極寬度，進而提高該鰭狀電晶體的讀取電流值(Iread)，並可以加速整體SRAM的運算速度。
因此，本發明的目的之一，是於一有限的固定空間之內，提高閘極結構跨越的鰭狀結構數量，進而加速SRAM的運算速度。
本發明的特徵在於，更包含至少兩個J狀結構56位於基底52上，兩J狀結構56對稱排列，為簡化說明，本實施例中僅對其中一J狀結構56(例如第2圖中左邊的J狀結構56)進行說明，而兩個J狀結構56除了結構對稱之外，其餘特徵完全相同。
J狀結構56包含有一長邊部分56A、一短邊部分56B以及一連接長邊部分56A與短邊部分56B的橋接部分56C。更詳細說明，長邊部分56A與短邊部分56B兩者皆沿著一第一方向排列(例如第2圖中的X方向)，因此兩者互相平行排列。此外，長邊部分56A的長度較短邊部分56B的長度更長，橋接部分56C位於長邊部分56A與短邊部分56B之間，並且電性連接長邊部分56A與短邊部分56B。此外，橋接部分56C較佳沿著一第二方向排列(例如第2圖中的Y方向)，第一方向與第二方向較佳互相垂直，但不限於此。
值得注意的是，本實施例中的6T-SRAM記憶單元10位於一特定範圍11內，也就是說，特定範圍11內僅包含有一組6T-SRAM記憶單元10。而橋接部分56C則緊鄰上述特定範圍11的其中一邊界(第2圖中標示為11A)。此外，第3圖與第4圖分別繪示根據本發明的兩實施例，得到沿著第2圖中剖面線A-A’的剖面圖。 如第3圖所示，橋接部分56C可能包含高介電常數層(high-k layer，未繪示)以及一金屬電極(標示為金屬電極56C’)，直接接觸長邊部分56A與短邊部分56B，或是在其他實施例中(圖未示)，橋接部分56C與長邊部分56A以及短邊部分56B為一體成型結構。或是如第4圖所示，橋接部分56C可能為一金屬層(標示為金屬層56C”)，藉由兩接觸結構57分別與長邊部分56A與短邊部分56B電性連接。為了簡化圖示，上述第3圖與第4圖中未繪出介電層，但可理解的是介電層應存在於基底52上，且上述各元件(長邊部分56A、短邊部分56B、橋接部分56C、接觸結構57等)位於介電層中。
上述的J狀結構56，跨越多個鰭狀結構54，舉例來說，在此將鰭狀結構54分別標示為第一鰭狀結構54A、第二鰭狀結構54B、第三鰭狀結構54C與第四鰭狀結構54D。值得注意的是，本實施例中，第一鰭狀結構54A、第二鰭狀結構54B、第四鰭狀結構54D的數量都大於1，包含有四根互相平行排列的第一鰭狀結構54A，兩根互相平行排列的第二鰭狀結構54B、一根第三鰭狀結構54C以及兩根互相平行排列的第四鰭狀結構54D，但上述第一鰭狀結構54A、第二鰭狀結構54B、第三鰭狀結構54C以及第四鰭狀結構54D的數量不限於此，可以是任何大於或等於1的整數，且可以依照實際需求而調整。
本實施例中，J狀結構56的長邊部分56A，跨越過第一鰭狀結構54A與第三鰭狀結構54C；而短邊部分56B則跨越過第二鰭狀結構54B。其中長邊部分56A跨越過第三鰭狀結構54C的部分，則形成第一上拉元件PL1的閘極；另外長邊部分56A跨越過第一鰭狀結構54AB的部分，以及短邊部分56B跨越過第二鰭狀結構54B的部分共同組成上述第一下拉元件PD1的閘極(其中第2圖中虛線範圍內表示第一下拉元件PD1的範圍)。
所以，在本實施例中，就第一下拉元件PD1而言，其包含了J狀結構56跨越了共6根鰭狀結構(包含有長邊部分56A跨越過的四根第一鰭狀結構54A，以及短邊部分56B跨越過的兩根第二鰭狀結構54B)，因此在有限的空間內，增加了閘極結構跨越的鰭狀結構數量，因此可以提高第一下拉元件PD1的閘極寬度(channel width)，進一步提高通過第一下拉元件PD1的電流量，並增快第一下拉元件PD1的讀取速度。
除了上述的J狀結構之外，本實施例中還包含至少兩互相對稱的第一存取閘極結構60A、60B位於基底52上。在此同樣為了簡化說明，僅針對其中一第一存取閘極結構60A進行說明。兩個第一存取閘極結構60A、60B除了結構對稱之外，其餘特徵完全相同。
較佳而言，第一存取閘極結構60A沿著第一方向排列，且位於短邊部分56B的延伸方向上。換句話說，短邊部分56B與第一存取閘極結構60A擁有相同的一對稱軸S。第一存取閘極結構60A跨越於第四鰭狀結構54D上，組成上述第一存取元件PG1的閘極。同樣地，另一個第一存取閘極結構60B則跨越於另外的第四鰭狀結構54D上而組成第二存取元件PG2的閘極。
除了上述鰭狀結構以及閘極結構之外，本實施例中6T-SRAM記憶單元10更包含有複數個接觸結構。其中包含有至少兩對稱排列的延伸接觸結構72A、72B(在此以延伸接觸結構72A為例說明)，位於J狀結構56的長邊部分56A與短邊部分56B之間，並橫跨於各第一鰭狀結構54A、各第二鰭狀結構54B、第三鰭狀結構54C與第四鰭狀結構54D上，將各平行排列的鰭狀結構相互連接，請配合 第1圖來看，延伸接觸結構72A連接第一下拉元件PD1、第一上拉元件PL1和第一存取元件PG1的汲極。另外從上視圖來看，延伸接觸結構72A的形狀可能為長條狀或是其他形狀(例如L型等)，本發明不限於此。
除了上述延伸接觸結構72之外，其他位於基底52上的接觸結構包含：兩對稱的接觸結構74A、74B，舉例來說，其中接觸結構74A連接各第三鰭狀結構54C，並且連接電壓源Vcc(請配合第1圖，接觸結構74A連接第一上拉元件PL1及第二上拉元件PL2的源極至電壓源Vcc)；兩對稱的接觸結構76A、76B，舉例來說，其中接觸結構76A跨越於各第一鰭狀結構54A與各第二鰭狀結構54B，並且連接電壓源Vss(請配合第1圖，接觸結構76A連接第一下拉元件PD1及第二下拉元件PD2的源極至電壓源Vss)；兩對稱的接觸結構78A、78B，舉例來說，其中接觸結構78A跨越於各第一鰭狀結構54A，並且連接電壓源Vss(請配合第1圖，接觸結構78A連接第一下拉元件PD1及第二下拉元件PD2的源極至電壓源Vss)；兩對稱的接觸結構80A、80B，舉例來說，其中接觸結構80A跨越於各第四鰭狀結構54D，並且連接位元線BL1或BL2(請配合第1圖，接觸結構80A連接第一存取元件PG1及第二存取元件PG2的源極至分別至位元線BL1與BL2)；兩對稱的接觸結構82A、82B，舉例來說，其中接觸結構82A位於各第一存取閘極結構60A上，並且連接字元線WL(請配合第1圖，接觸結構82連接第一存取元件PG1及第二存取元件PG2的閘極至字元線WL)；以及兩對稱的接觸結構84A、84B，位於各第三鰭狀結構54C上，並且連接J狀結構56以及延伸接觸結構72A(請配合第1圖，接觸結構84A連接第一上拉元件PL1的閘極至儲存節點26，並連接第二上拉元件PL2的閘極至儲存節點24)。此外，各接觸結構也呈現對稱排列，在此不多加贅述。
除此之外，本發明的另外一特徵在於，從上視圖來看，延伸接觸結 構72A與橋接結構56C並不互相重疊，兩者之間保有一間距G。根據申請人實驗發現，當橋接結構56C不與延伸接觸結構72A重疊時，可以降低寄生電容產生，進而達到增加製程良率、提高SRAM穩定度與讀取速度等功效。
下文將針對本發明之靜態隨機存取記憶體的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第5圖與第6圖，第5圖為根據本發明第二較佳實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體(static random access memory，SRAM)記憶單元之電路圖。第6圖為本發明第二較佳實施例之一靜態隨機存取記憶體之佈局圖。
如第5圖與第6圖所示，本實施例之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一雙埠八電晶體靜態隨機存取記憶體(eight-device dual port SRAM，8TDP-SRAM)記憶單元12。
在本實施例中，各8TDP-SRAM記憶單元12較佳由一第一上拉元件(Pull-Up device)PL1、一第二上拉元件PL2、一第一下拉元件(Pull-Down device)PD1、一第二下拉元件PD2、一第一存取元件(Access device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4構成正反器(flip-flop)，其中第一上拉元件PL1和第二上拉元件PL2、第一下拉元件PD1和第二下拉元件 PD2構成一栓鎖電路22(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉元件PL1和第二上拉元件PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-device SRAM，4T-SRAM)。另外在本實施例中，第一上拉元件PL1和第二上拉元件PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源極區域電連接至一電壓源Vss。
此外，在儲存節點24處，係分別電連接有第二下拉元件PD2和第二上拉元件PL2之閘極(gate)、及第一下拉元件PD1、第一上拉元件PL1和第三存取元件PG3與第二存取元件PG2的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉元件PD1和第一上拉元件PL1之閘極、及第二下拉元件PD2、第二上拉元件PL2和第一存取元件PG1與第四存取元件PG4的汲極。至於第一存取元件PG1和第三存取元件PG3的閘極G則耦接至字元線(Word Line)WL1；第二存取元件PG2和第四存取元件PG4的閘極G則耦接至字元線WL2，而第一存取元件PG1的源極耦接至相對應之位元線(Bit Line)BL1；第二存取元件PG2的源極耦接至相對應之位元線BL2；第三存取元件PG3的源極耦接至相對應之位元線BL3；第四存取元件PG4的源極耦接至相對應之位元線BL4。
請參考第6圖，本實施例的8TDP-SRAM記憶單元12之佈局圖，與上述6T-SRAM所述的佈局圖大致相同(請參考第2圖)，其中重複的元件在此不多加贅述。而主要的不同之處在於，由於更增設了第三存取元件PG3與第四存取元件PG4，因此本實施例中，除了原先的第一鰭狀結構54A(本實施例中包含六根互相平行排列的第一鰭狀結構54A)、第二鰭狀結構54B、第三鰭狀結構54C與第四鰭狀結構54D之外，更包含有至少兩第五鰭狀結構54E(同樣地，呈對稱排列)位於基 底52上，各第五鰭狀結構54E位於第二鰭狀結構54B與第四鰭狀結構54D之間。本實施例中，各反向器包含有兩條相互平行排列的第五鰭狀結構54E，但本發明不限於此。第五鰭狀結構54E的數量可以是任何大於或等於1的整數，也可依照實際需求而調整。
此外，還包含有至少兩對稱排列的第二存取閘極結構62A、62B位於基底52上(在此以第二存取閘極結構62A為例說明)，第二存取閘極結構62A沿著第一方向排列，且位於短邊部分56B的延伸方向上。換句話說，短邊部分56B、第一存取閘極結構60A與第二存取閘極結構62A擁有相同的一對稱軸S。第二存取閘極結構62A跨越於第五鰭狀結構54E上，組成第二存取元件PG2的閘極。
另外，本實施例中，延伸接觸結構72A位於J狀結構56的長邊部分56A與短邊部分56B之間，並橫跨於第一鰭狀結構54A、第二鰭狀結構54B、第三鰭狀結構54C、第四鰭狀結構54D與第五鰭狀結構54E上，將各平行排列的鰭狀結構相互連接，請配合第5圖來看，延伸接觸結構72A連接第一下拉元件PD1、第一上拉元件PL1、第二存取元件PG2與第三存取元件PG3的汲極。另外上述延伸接觸結構72A的形狀可能為條狀或是其他形狀(例如L型等)，本發明不限於此。
除了上述延伸接觸結構72之外，其他位於基底52上的接觸結構包含：兩對稱的接觸結構74A、74B，舉例來說，其中接觸結構74A連接各第三鰭狀結構54C，並且連接電壓源Vcc(請配合第5圖，接觸結構74A連接第一上拉元件PL1及第二上拉元件PL2的源極至電壓源Vcc)；兩對稱的接觸結構76A、76B，舉例來說，其中接觸結構76A跨越於各第一鰭狀結構54A與各第二鰭狀結構54B，並且連接電壓源Vss(請配合第5圖，接觸結構76A連接第一下拉元件PD1及第二下拉元件 PD2的源極至電壓源Vss)；兩對稱的接觸結構78A、78B，舉例來說，其中接觸結構78A跨越於各第一鰭狀結構54A，並且連接電壓源Vss(請配合第5圖，接觸結構78A連接第一下拉元件PD1及第二下拉元件PD2的源極至電壓源Vss)；兩對稱的接觸結構80A、80B，舉例來說，其中接觸結構80A跨越於各第四鰭狀結構54D，並且連接位元線BL1或BL2(請配合第5圖，接觸結構80A連接第一存取元件PG1及第二存取元件PG2的源極至分別至位元線BL1與BL2)；兩對稱的接觸結構82A、82B，舉例來說，其中接觸結構82A位於各第一存取閘極結構60A上，並且連接字元線WL(請配合第5圖，接觸結構82連接第一存取元件PG1及第二存取元件PG2的閘極至字元線WL)；以及兩對稱的接觸結構84A、84B，位於各第三鰭狀結構54C上，並且連接J狀結構56以及延伸接觸結構72A(請配合第5圖，接觸結構84A連接第一上拉元件PL1的閘極至儲存節點26，並連接第二上拉元件PL2的閘極至儲存節點24)。另外更包含：兩對稱的接觸結構86A、86B，舉例來說，其中接觸結構86A位於各第二存取閘極結構62A上，並且連接字元線WL2或WL1(請配合第5圖，接觸結構86A連接第二存取元件PG2的閘極至字元線WL2，並連接第一存取元件PG1的閘極至字元線WL1)；以及兩對稱的接觸結構88A、88B，舉例來說，其中接觸結構88A跨越於各第五鰭狀結構54E，並且連接位元線BL1或BL2(請配合第5圖，接觸結構88A連接第二存取元件PG2的源極至位元線BL2，並連接第一存取元件PG1的源極至位元線BL1)。可以理解的是，各接觸結構也呈現對稱排列，在此不多加贅述。
本實施例的特徵在於，就第一下拉元件PD1而言，其閘極結構共跨越了8根鰭狀結構(包含有長邊部分56A跨越過的六根第一鰭狀結構54A，以及短邊部分56B跨越過的兩根第二鰭狀結構54B)，因此在有限的空間內，增加了閘極結構跨越的鰭狀結構數量，進一步提升第一下拉元件PD1的讀取速度。除此之外， 本實施例的另外一特徵在於，從上視圖來看，延伸接觸結構72A與橋接結構56C並不互相重疊，兩者之間保有一間距G。根據申請人實驗發現，當橋接結構56C不與延伸接觸結構72A重疊時，可以降低寄生電容產生，進而達到增加製程良率、提高SRAM穩定度與讀取速度等功效。
上述各實施例，都包含有鰭狀結構54形成於基底52上，但在本發明的其他實施例中，可以不形成鰭狀結構於基底上，而僅對基底進行離子摻雜步驟，在基底中形成多個擴散區(diffusion region)，接著再繼續形成上述的J狀結構、第一存取閘極結構以及接觸結構等元件。也就是說，下述實施例中，以平面式的電晶體(planar device)代替上述實施例中的鰭狀電晶體。請參考第7圖，第7圖為本發明另一較佳實施例之一六電晶體靜態隨機存取記憶體之佈局圖。本實施例中，並未形成鰭狀結構，而是在基底52中以離子佈植等方式形成至少兩對稱的第一擴散區58A、兩對稱的第二擴散區58B、兩對稱的第三擴散區58C以及兩對稱的第四擴散區58D。接著形成如第一較佳實施例所述的J狀結構56、第一存取閘極結構60A、60B、延伸接觸結構72A、72B以及多個接觸結構(包含接觸結構74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B)。J狀結構56位於第一擴散區58A以及第二擴散區58B上，而第一存取閘極結構60A(或60B)則位於第四擴散區58D上。本實施例中的第一下拉元件PD1之閘極也包含J狀結構56，並且J狀結構56的長邊部分56A位於第一擴散區58A上，J狀結構56的短邊部分56B位於第二擴散區58B上。因此具有與其他實施例相同的優點，也就是可以提高第一下拉元件PD1的閘極寬度(channel width)，進一步提高通過第一下拉元件PD1的電流量，並增快第一下拉元件PD1的讀取速度。除了上述擴散區的特徵之外，其餘各部件之特徵、材料特性以及製作方法與上述第一較佳實施例相似(可參考第2圖所述)，故在此並不再贅述。
同樣地，第二較佳實施例中所述的靜態隨機存取記憶體之佈局圖(請參考第6圖)，也可以用平面式的電晶體代替該實施例中的鰭狀電晶體。如第8圖所示，第8圖為本發明另一較佳實施例之一八電晶體靜態隨機存取記憶體之佈局圖。本實施例中，並未形成鰭狀結構，而是在基底52中以離子佈植等方式形成至少兩對稱的第一擴散區58A、兩對稱的第二擴散區58B、兩對稱的第三擴散區58C、兩對稱的第四擴散區58D以及兩對稱的第五擴散區58E。接著形成如第二較佳實施例所述的J狀結構56、第一存取閘極結構60A、60B、第二存取閘極結構62A、62B、延伸接觸結構72A、72B以及多個接觸結構(包含接觸結構74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B、88A與88B)。J狀結構56位於第一擴散區58A以及第二擴散區58B上，而第一存取閘極結構60A位於第四擴散區58D上，第二存取閘極結構62則位於第五擴散區58E上。本實施例中的第一下拉元件PD1之閘極也包含J狀結構56，並且J狀結構56的長邊部分56A位於第一擴散區58A上，J狀結構56的短邊部分56B位於第二擴散區58B上，因此具有與其他實施例相同的優點，也就是可以提高第一下拉元件PD1的閘極寬度(channel width)，進一步提高通過第一下拉元件PD1的電流量，並增快第一下拉元件PD1的讀取速度。除了上述擴散區的特徵之外，其餘各部件之特徵、材料特性以及製作方法與上述第二較佳實施例相似(可參考第6圖所述)，故在此並不再贅述。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
11‧‧‧特定範圍
11A‧‧‧邊界
12‧‧‧8TDP-SRAM記憶單元
52‧‧‧基底
54‧‧‧鰭狀結構
54A‧‧‧第一鰭狀結構
54B‧‧‧第二鰭狀結構
54C‧‧‧第三鰭狀結構
54D‧‧‧第四鰭狀結構
54E‧‧‧第五鰭狀結構
56‧‧‧J狀結構
56A‧‧‧長邊部分
56B‧‧‧短邊部分
56C‧‧‧橋接部分
60A、60B‧‧‧第一存取閘極結構
62A、62B‧‧‧第二存取閘極結構
72A、72B‧‧‧延伸接觸結構
74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B、88A、88B‧‧‧接觸結構
PL1‧‧‧第一上拉元件
PD1‧‧‧第一下拉元件
PL2‧‧‧第二上拉元件
PD2‧‧‧第二下拉元件
PG1‧‧‧第一存取元件
PG2‧‧‧第二存取元件
PG3‧‧‧第三存取元件
PG4‧‧‧第四存取元件
G‧‧‧間距

Claims (18)

  1. 一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含：兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；至少一存取元件(PGs)與該兩互相耦合的反向器連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有鰭狀電晶體(FinFET)；複數個鰭狀結構位於該基底上，該些鰭狀結構至少包含有至少一第一鰭狀結構、至少一第二鰭狀結構、至少一第三鰭狀結構以及至少一第四鰭狀結構；各該反向器包含一J狀結構，該J狀結構包含有一長邊部分與一短邊部分沿著一第一方向排列，以及一連接該長邊部分與該短邊部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該長邊部分橫跨於該至少一第一鰭狀結構且該短邊部分則跨越該至少一第二鰭狀結構並組成該至少一下拉元件(PDs)，其中該長邊部分橫跨於該至少一第三鰭狀結構並組成該至少一上拉元件(PLs)；各該反向器包含一第一存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀閘極結構的該短邊部分排列方向相同，且該第一存取閘極結構與該短邊部分具有相同的一對稱軸，其中該第一存取閘極結構橫跨於該至少一第四鰭狀結構並組成該至少一存取元件(PGs)；以及至少一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少 一第二鰭狀結構，其中該第一延伸接觸結構與該橋接部分不重疊。
  2. 如申請專利範圍第1項所述的佈局圖案，其中該J狀結構的該短邊部分，位於該橋接部分以及該第一存取閘極結構之間。
  3. 如申請專利範圍第1項所述的佈局圖案，其中該第一延伸接觸結構更跨越於該至少一第三鰭狀結構以及該至少一第四鰭狀結構。
  4. 如申請專利範圍第1項所述的佈局圖案，其中該第一延伸接觸結構位於該J狀結構的該長邊部分與該短邊部分之間。
  5. 如申請專利範圍第1項所述的佈局圖案，其中更包含至少一第五鰭狀結構位於該基底上。
  6. 如申請專利範圍第5所述的佈局圖案，更包含至少一第二存取閘極結構，位於該基底上，其中該第二存取閘極結構與該J狀結構的該短邊部分具有相同的一對稱軸。
  7. 如申請專利範圍第6所述的佈局圖案，其中該至少一第二存取閘極結構跨越該至少一第五鰭狀結構並組成該至少一存取元件(PGs)。
  8. 如申請專利範圍第1項所述的佈局圖案，其中該橋接部分包含一高介電常數層以及一金屬電極。
  9. 如申請專利範圍第1項所述的佈局圖案，其中更包含一接觸結構位於該橋接部分與該長邊部分之間，以及另一接觸結構位於該橋接部分與該短邊部分之間，且該橋接部分為一金屬層。
  10. 一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含：兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；至少一存取元件(PGs)與該兩互相耦合的反向器連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有平面式電晶體；複數個擴散區位於該基底上，該些擴散區至少包含有至少一第一擴散區、至少一第二擴散區、至少一第三擴散區以及至少一第四擴散區；各該反向器包含一J狀結構，該J狀結構包含有一長邊部分與一短邊部分沿著一第一方向排列，以及一連接該長邊部分與該短邊部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該長邊部分橫跨於該至少一第一擴散區且該短邊部分則跨越該至少一第二擴散區並組成該至少一下拉元件(PDs)，其中該長邊部分橫跨於該至少一第三擴散區並組成該至少一上拉元件(PLs)；各該反向器包含一第一存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀閘極結構的該短邊部分排列方向相同，且該第一存取閘極結構與該短邊部分具有相同的一對稱軸，其中該第一存 取閘極結構橫跨於該至少一第四擴散區並組成該至少一存取元件(PGs)；以及至少一第一延伸接觸結構，橫跨於該至少一第一擴散區與該至少一第二擴散區，其中該第一延伸接觸結構與該橋接部分不重疊。
  11. 如申請專利範圍第10項所述的佈局圖案，其中該J狀結構的該短邊部分，位於該橋接部分以及該第一存取閘極結構之間。
  12. 如申請專利範圍第10項所述的佈局圖案，其中該第一延伸接觸結構更跨越於該至少一第三擴散區以及該至少一第四擴散區。
  13. 如申請專利範圍第10項所述的佈局圖案，其中該第一延伸接觸結構位於該J狀結構的該長邊部分與該短邊部分之間。
  14. 如申請專利範圍第10項所述的佈局圖案，其中更包含至少一第五擴散區位於該基底上。
  15. 如申請專利範圍第14所述的佈局圖案，更包含至少一第二存取閘極結構，位於該基底上，其中該第二存取閘極結構與該J狀結構的該短邊部分具有相同的一對稱軸。
  16. 如申請專利範圍第15所述的佈局圖案，其中該至少一第二存取閘極結構跨越該至少一第五擴散區並組成該至少一存取元件(PGs)。
  17. 如申請專利範圍第10項所述的佈局圖案，其中該橋接部分包含一高介電常數層以及一金屬電極。
  18. 如申請專利範圍第10項所述的佈局圖案，其中更包含一接觸結構位於該橋接部分與該長邊部分之間，以及另一接觸結構位於該橋接部分與該短邊部分之間，且該橋接部分為一金屬層。
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