CN104022116A - 静态存储单元及其形成方法 - Google Patents
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Abstract
一种静态存储单元及其形成方法，静态存储单元包括：半导体衬底，包括用于形成下拉晶体管的第一区域和用于形成上拉晶体管的第二区域；位于第一区域的半导体衬底表面的第一鳍部，位于第二区域的半导体表面的第二鳍部，其中，第二鳍部顶部形成有绝缘层；覆盖第一鳍部和第二鳍部之外的半导体衬底表面的层间介质层，所述层间介质层表面低于第一鳍部和第二鳍部顶部表面；位于所述层间介质层表面、且横跨单个第一鳍部的顶部和侧壁的第一栅极结构，位于所述层间介质层表面、且横跨单个第二鳍部的顶部和侧壁的第二栅极结构，第二栅极结构与第二鳍部的顶部通过绝缘层相隔离。静态存储单元的性能稳定，最终形成的SRAM存储器的性能优越。
Description
技术领域
本发明涉及本发明涉及半导体制造技术领域，尤其涉及一种静态存储单元及其形成方法。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。
第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB。
然而，随着工艺节点的进一步减小，现有技术形成的SRAM存储器的性能不够稳定。
更多关于SRAM存储器的形成方法，请参考公开号为“US20050073060A1”的美国专利。
发明内容
本发明解决的问题是提供一种静态存储单元，具有所述静态存储单元的SRAM存储器的性能稳定。
为解决上述问题，本发明的实施例提供一种静态存储单元，包括：
半导体衬底，所述半导体衬底包括用于形成下拉晶体管的第一区域和用于形成上拉晶体管的第二区域；
位于所述第一区域的半导体衬底表面的第一鳍部，位于所述第二区域的半导体表面的第二鳍部，其中，所述第二鳍部顶部形成有绝缘层；
覆盖所述第一鳍部和第二鳍部之外的半导体衬底表面的层间介质层，所述层间介质层表面低于所述第一鳍部和第二鳍部顶部表面；
位于所述层间介质层表面、且横跨单个所述第一鳍部的顶部和侧壁的第一栅极结构，位于所述层间介质层表面、且横跨单个所述第二鳍部的顶部和侧壁的第二栅极结构，所述第二栅极结构与第二鳍部的顶部通过绝缘层相隔离。
可选地，所述第一鳍部的高度和第二鳍部的高度之间的比值为0.8:1-2:1。
可选地，当所述第一鳍部的高度和第二鳍部的高度之间的比小于1:1，大于等于0.8:1时，所述第一鳍部的宽度大于所述第二鳍部高度的0.4倍。
可选地，所述第一鳍部和第二鳍部的宽度相同。
可选地，所述第一区域的层间介质层表面低于所述第二区域的层间介质层表面。
相应的，发明人还提供一种静态存储单元的形成方法，包括：
提供半导体衬底，所述半导体衬底包括用于形成下拉晶体管的第一区域和用于形成上拉晶体管的第二区域；
形成位于所述第一区域的半导体衬底表面的第一鳍部，形成位于所述第二区域的半导体表面的第二鳍部，其中，所述第二鳍部顶部形成有绝缘层；
形成覆盖所述第一鳍部和第二鳍部之外的半导体衬底表面的层间介质层，所述层间介质层表面低于所述第一鳍部和第二鳍部顶部表面；
形成位于所述层间介质层表面、且横跨单个所述第一鳍部的顶部和侧壁的第一栅极结构，形成位于所述层间介质层表面、且横跨单个所述第二鳍部的顶部和侧壁的第二栅极结构，所述第二栅极结构与第二鳍部的顶部通过绝缘层相隔离。
可选地，所述第一鳍部和第二鳍部之间的高度比为0.8:1-2:1。
可选地，当所述第一鳍部和第二鳍部之间的高度比大于等于0.8:1，小于1:1时，所述第一鳍部的宽度大于所述第二鳍部高度的0.4倍。
可选地，所述层间介质层和绝缘层之间的刻蚀选择比大于1：1。
可选地，所述第一鳍部和第二鳍部的形成步骤包括：形成覆盖所述半导体衬底表面的硬掩膜薄膜；形成覆盖所述硬掩膜薄膜表面的牺牲层，所述牺牲层具有多个开口，各开口侧壁形成有侧墙；去除所述牺牲层，以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜，直至暴露出半导体衬底，形成硬掩膜层并去除所述侧墙；以所述硬掩膜层为掩膜，刻蚀部分厚度的半导体衬底，形成多个高度和宽度分别相同的鳍结构，其中，所述第一区域的鳍结构用于形成第一鳍部，所述第二区域的鳍结构用于形成第二鳍部。
可选地，所述第一鳍部和第二鳍部的形成步骤还包括：首先形成覆盖所述第二区域的保护层，所述保护层不仅覆盖第二区域的层间介质层，还覆盖第二区域的绝缘层；以所述保护层为掩膜，去除第一区域的绝缘层和部分厚度的层间介质层，直至暴露出第一区域的鳍结构；去除所述保护层，暴露出第二区域的层间介质层和绝缘层；以所述第二区域的绝缘层为掩膜，刻蚀部分厚度的层间介质层以及第一区域中部分厚度的鳍结构，形成第一鳍部，所述第二区域的鳍结构为第二鳍部。
可选地，所述第一鳍部和第二鳍部的形成步骤还包括：首先去除部分厚度的层间介质层，此时第一区域和第二区域的鳍结构表面还形成有绝缘层；去除部分厚度的层间介质层后，再形成覆盖所述第二区域的层间介质层和绝缘层的保护层；以所述保护层为掩膜去除所述第一区域的绝缘层，暴露出第一区域的鳍结构；之后再去除所述保护层，暴露出第二区域的层间介质层和绝缘层；以所述第二区域的绝缘层为掩膜，刻蚀部分厚度的层间介质层以及第一区域中部分厚度的鳍结构，形成第一鳍部，所述第二区域的鳍结构为第二鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
形成的第一栅极结构直接与所述第一鳍部的顶部和两个侧壁接触，后续形成的下拉晶体管为三栅结构。而形成的第二栅极结构与所述第二鳍部的两个侧壁接触，但由于第二鳍部表面形成有绝缘层，所述绝缘层将第二鳍部的顶部与第二栅极结构隔离，形成的上拉晶体管为双栅结构，形成的所述下拉晶体管的有效宽度大于上拉晶体管的有效宽度，可满足下拉晶体管需要更大的驱动电流的需求。另外，由于下拉晶体管横跨单个的第一鳍部，上拉晶体管横跨单个的第二鳍部，无需再形成较小距离的各相邻鳍部，因此形成的第一鳍部和第二鳍部的质量较好。因此，采用本发明的技术方案可形成既满足驱动电流的需求，又满足各鳍部的质量较好的静态存储单元，所述静态存储单元的性能稳定，最终形成的SRAM存储器的性能优越。
所述静态存储单元中，构成下拉晶体管的第一栅极结构与第一鳍部的顶部和两个侧壁接触，为三栅结构，而构成上拉晶体管的第二栅极结构与第二鳍部的顶部通过绝缘层隔离，为双栅结构，所述下拉晶体管的有效宽度大于上拉晶体管的有效宽度，可满足下拉晶体管需要较大驱动电流的需求，提高了静态存储单元的性能。并且，下拉晶体管具有单个的第一鳍部，上拉晶体管具有单个的第二鳍部，所述第一鳍部和第二鳍部的质量好，进一步提高了所述静态存储单元的稳定性，最终的SRAM存储器的性能优越。
附图说明
图1是现有技术的静态存储单元的电路示意图；
图2-图5是现有技术静态存储单元的形成过程的剖面结构示意图；
图6-图12是本发明实施例的静态存储单元的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的性能不够稳定。
经过进一步研究，发明人发现，在SRAM存储器的存储单元中，相对于上拉晶体管（Pull Up Transistor），下拉晶体管（Pull Down Transistor）通常需要更大的驱动电流（Drive Current）。现有技术形成的SRAM存储器的性能不够稳定，其主要原因在于下拉晶体管的驱动电流不足。
经过进一步研究，发明人发现，下拉晶体管的驱动电流很大程度上由构成下拉晶体管的鳍部的有效宽度决定。所述构成下拉晶体管的鳍部的有效宽度越大，形成的下拉晶体管的驱动电流越大。如何增大构成下拉晶体管的鳍部的有效宽度成为亟需解决的问题。
经过更进一步研究，发明人发现，现有技术形成晶体管的鳍部时，其主要步骤包括：
请参考图2，提供半导体衬底100，所述半导体衬底100表面覆盖有硬掩膜薄膜101，所述硬掩膜薄膜101表面形成有牺牲层103，所述牺牲层103具有多个第一开口105，各第一开口105侧壁形成有侧墙107，用于后续作为形成宽度较小的鳍部的掩膜；
请参考图3，去除所述牺牲层103（如图2所示），形成暴露出硬掩膜薄膜101的第二开口109；
请参考图4，形成第二开口109（如图3所示）后，以所述侧墙107（如图3所示）为掩膜，刻蚀所述硬掩膜薄膜101（如图3所示）直至暴露出半导体衬底100，形成硬掩膜层101a，并去除所述侧墙107；
请参考图5，以所述硬掩膜层101a为掩膜，刻蚀部分厚度的半导体衬底100，形成宽度W（图5中平行于半导体衬底100表面的尺寸）相同的多个鳍部111。
发明人发现，随着工艺尺寸的减小，鳍部111的宽度也随着等比例缩小，传统的光刻胶技术已无法获得较小宽度W的鳍部。现有技术通常采用上述方法形成较小宽度的鳍部111，然而，由于各侧墙107在同一工艺步骤中形成，其厚度均相同，以上述厚度相同的侧墙107为掩膜，形成的各鳍部111的宽度W也相同。要想获得驱动电流更大的下拉晶体管，通常的方法为形成具有两个鳍部111的下拉晶体管，而形成的上拉晶体管，往往只有单个的鳍部111。
然而，随着工艺节点的进一步缩小，下拉晶体管的两个鳍部111之间的距离也随之进一步缩小，受工艺条件限制，距离较小的两个鳍部111较难实现，且形成的这两个鳍部111的质量较差，影响了下拉晶体管的质量稳定性，使得最终形成的SRAM存储器的性能不够稳定。
发明人经过深入研究，提供了一种静态存储单元及其形成方法，使其内部的下拉晶体管和上拉晶体管均由单个的鳍部构成，但所述下拉晶体管为三栅结构，而所述上拉晶体管为双栅结构。
需要说明的是，在本发明的各个实施例中，半导体衬底包括第一区域和第二区域，所述第一区域均用于具有单个第一鳍部、且为三栅结构的下拉晶体管，而第二区域均用于形成具有单个第二鳍部、且为双栅结构的上拉晶体管。发明人发现，采用本发明实施例中形成鳍结构，进一步形成第一鳍部和第二鳍部的方法时，只要第一鳍部和第二鳍部之间的高度比的范围为0.8:1-2:1，形成的下拉晶体管的有效宽度大于上拉晶体管的有效宽度，在下拉晶体管和上拉晶体管的驱动电流均满足需求的情况下，不用形成距离较小的相邻鳍部，形成的第一鳍部和第二鳍部的质量较好。因此，形成的静态存储单元的性能稳定，后续形成的SRAM存储器的性能稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的各具体实施方式做详细的说明。
请参考图6，提供半导体衬底300，所述半导体衬底300包括第一区域I和与之相邻的第二区域II，其中所述第一区域I用于形成下拉晶体管，所述第二区域II用于形成上拉晶体管，且所述第一区域I和第二区域II的半导体衬底300表面均形成有高度相同的鳍结构301。
所述半导体衬底300用于为后续工艺提供平台，并形成鳍结构301。所述半导体衬底300的材料为单晶硅、单晶锗、锗硅、绝缘体上硅、绝缘体上锗中的一种。本发明的实施例中，所述半导体衬底300的材料为单晶硅。
所述鳍结构301用于后续形成第一鳍部和第二鳍部。所述鳍结构301由刻蚀部分厚度的半导体衬底300后形成，因此，所述鳍结构301的材料与半导体衬底300的材料相同。在本发明的实施例中，所述鳍结构301的材料为单晶硅.
所述鳍结构301的具体形成步骤请参考前文形成鳍部111（如图2-5所示）的形成步骤，包括：形成覆盖所述半导体衬底300表面的硬掩膜薄膜（未图示）；形成覆盖所述硬掩膜薄膜表面的牺牲层（未图示），所述牺牲层具有多个开口（未图示），各开口侧壁形成有侧墙（未图示）；去除所述牺牲层，以所述侧倾为掩膜，刻蚀所述硬掩膜薄膜，直至暴露出半导体衬底，形成硬掩膜层（未图示）并去除所述侧墙；以所述硬掩膜层为掩膜，刻蚀部分厚度的半导体衬底，形成多个高度和宽度分别相同的鳍结构301。采用上述形成步骤，形成的第一区域I的所述鳍结构301的宽度W1与第二区域II的所述鳍结构301的宽度W2相同，并且第一区域I的所述鳍结构301的高度与第二区域II的所述鳍结构301的高度相同。
在本发明的实施例中，所述硬掩膜层即为绝缘层303，所述硬掩膜层除作为形成鳍结构301时的掩膜外，还用于作为后续形成第二鳍部时的掩膜，并且，后续还用作隔离第二鳍部的顶部和第二栅极结构。因此，所述硬掩膜层与后续的层间介质层之间的刻蚀选择比小于1:1，并且，所述硬掩膜层的材料为绝缘材料，例如氮化硅或氮化钛等。
需要说明的是，在本发明的其他实施例中，还可以：去除所述硬掩膜层，然后再所述鳍结构301的顶部表面形成绝缘层303，在此不再赘述。
需要说明的是，在本发明的其他实施例中，还可以：在形成鳍结构301以前，在靠近所述半导体衬底300表面的部分厚度内进行离子掺杂，使掺杂的部分半导体衬底300和未掺杂的部分半导体衬底300之间具有较高的刻蚀选择比。因此，当刻蚀暴露出未掺杂的部分半导体衬底300后，本领域技术人员可有效控制刻蚀工艺过程停止。
请参考图7，形成覆盖所述半导体衬底300和鳍结构301的层间介质层305，所述层间介质层305表面与绝缘层303表面齐平。
所述层间介质层305用于后续形成浅沟槽隔离结构（STI），隔离相邻的鳍结构301。所述层间介质层305的形成过程为：形成覆盖所述半导体衬底300、鳍结构301和绝缘层303的介质薄膜（未图示）；平坦化所述介质薄膜，直至暴露出绝缘层303表面，形成层间介质层305，所述层间介质层305的表面与所述绝缘层303表面齐平。本发明的实施例中，平坦化所述介质薄膜的工艺为化学机械抛光工艺。
所述层间介质层305的材料不同于绝缘层303的材料，两者之间具有较大的刻蚀选择比，其刻蚀选择比大于1:1。所述层间介质层305的材料为氧化硅、氮氧化硅或氮化硅。在本发明的实施例中，所述层间介质层305的材料为氧化硅，与绝缘层303的氮化硅之间的刻蚀选择比大于1:1。
请参考图8，形成覆盖所述第二区域II的保护层307，所述保护层307不仅覆盖第二区域II的层间介质层305，还覆盖第二区域II的绝缘层303。
发明人发现，由于此前形成的第一区域I和第二区域II的鳍结构301的高度相同，为形成不同高度的第一鳍部301a和第二鳍部301b，需要在刻蚀工艺前，在第二区域II的层间介质层305和绝缘层303表面形成保护层307，后续以所述保护层307为掩膜去除第一区域I的绝缘层303和第一区域I中部分厚度的层间介质层305。
所述保护层307用于保护第二区域II的绝缘层303和鳍结构301不被去除。为有效保护所述第二区域II的绝缘层303，并便于后续去除，所述保护层307的材料与绝缘层303的材料之间的刻蚀选择比小于1:1，即同等工艺条件下，刻蚀绝缘层303的速率大于刻蚀保护层307的速率。本发明的实施例中，所述保护层307的材料为光阻材料（PR），其形成工艺为曝光、显影等，在此不再赘述。
请参考图9，以所述保护层307为掩膜，去除第一区域I的绝缘层303和部分厚度的层间介质层305（如图8所示），直至暴露出第一区域I的鳍结构301。
去除所述第一区域I的绝缘层303和部分厚度的层间介质层305的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。本发明的实施例中，由于层间介质层305和绝缘层303之间的刻蚀选择比大于1：1，刻蚀工艺结束后，第一区域I剩余的层间介质层305a表面略低于鳍结构301顶部表面。
需要说明的是，本发明的实施例中，上述刻蚀工艺结束后，第二区域II的层间介质层305b与原层间介质层305（如图8所示）的高度相同。
需要说明的是，在本发明的其他实施例中，还可以：首先去除部分厚度的层间介质层305，此时第一区域II和第二区域II的鳍结构301表面还形成有绝缘层303；去除部分厚度的层间介质层305后，再形成覆盖所述第二区域II的层间介质层305和绝缘层303的保护层307；以所述保护层307为掩膜去除所述第一区域I的绝缘层，暴露出第一区域I的鳍结构301。
请参考图10，去除所述保护层307（如图9所示），暴露出第二区域II的层间介质层305b和绝缘层303。
去除所述保护层307，以利于后续刻蚀第二区域II的层间介质层305b，形成第二鳍部。去除所述保护层307的工艺为化学机械抛光工艺（CMP）或灰化工艺。本发明的实施例中，选用化学机械抛光工艺去除所述保护层307，直至暴露出第二区域II的层间介质层305b和绝缘层303。
请参考图11，以所述第二区域II的绝缘层303为掩膜，刻蚀部分厚度的层间介质层305a（如图10所示）、层间介质层305b（如图10所示）以及第一区域I中部分厚度的鳍结构301（如图10所示），形成第一鳍部301a、表面低于第一鳍部301a顶部的层间介质层305c、第二鳍部301b、表面低于第二鳍部301b顶部的层间介质层305d。
刻蚀所述部分厚度的层间介质层305a、层间介质层305b以及第一区域I中部分厚度的鳍结构301的工艺为各向异性的干法刻蚀工艺。由于层间介质层305a、层间介质层305b与绝缘层303之间的刻蚀选择比大于1：1，后续形成第一鳍部301a、层间介质层305c、第二鳍部301b和层间介质层305d后，所述第二鳍部301b表面还剩余绝缘层303a。
所述第一鳍部301a用于后续作为下拉晶体管的鳍部，所述第二鳍部301b用于后续作为上拉晶体管的鳍部。
需要说明的是，所述第一鳍部301a的高度（h1）为第一鳍部301a顶部到层间介质层305c表面的距离，所述第二鳍部301b的高度（h2）为第二鳍部301b顶部到层间介质层305d表面的距离。所述第一鳍部301a的宽度（W1）为第一鳍部301a在图11中剖面平行于层间介质层305c方向的长度，第二鳍部301b的宽度（W2）为第二鳍部301b在图11中剖面平行于层间介质层305d方向的长度。
本发明的一个实例中，所述第一鳍部301a的高度（h1）小于第二鳍部301b的高度（h2）的高度，且两者的比为大于等于0.8:1，小于1:1。所述第一鳍部301a的宽度（W1）等于第二鳍部301b的宽度（W2）。需要说明的是，为使后续形成的下拉晶体管的驱动电流更大，所述下拉晶体管的第一鳍部301a的有效宽度应大于上拉晶体管的第二鳍部301b的有效宽度，因此，即所述第一鳍部301a的宽度（W1）大于所述第二鳍部301b高度（h2）的0.4倍。
在本发明的其他实例中，所述第一鳍部301a的高度（h1）与第二鳍部301b的高度（h2）之间的比还可以为1:1-2:1，只要通过控制刻蚀的层间介质层的厚度即可实现，在此不再赘述。
请参考图12，形成位于所述层间介质层305c表面的第一栅极结构309a，所述第一栅极结构309a横跨单个所述第一鳍部301a的顶部和侧壁，形成位于所述层间介质层305d表面的第二栅极结构309b，所述第二栅极结构309b横跨单个所述第二鳍部301b的顶部和侧壁，但所述第二栅极结构309b与第二鳍部301b的顶部通过绝缘层303a相隔离。
所述第一栅极结构309a包括横跨所述第一鳍部301a的顶部和侧壁的第一栅介质层（未图示），和覆盖所述第一栅介质层表面的第一栅电极层（未图示）。本发明的实施例中，所述第一栅介质层的材料为氧化硅或高K介质，所述第一栅电极层的材料为多晶硅或金属。所述第一栅极结构309a和单个的第一鳍部301a后续共同构成下拉晶体管，所述下拉晶体管为三栅结构，所述下拉晶体管的第一鳍部301a的有效宽度为第一鳍部301a的宽度（W1）和两倍的第一鳍部301a的高度（h1）之和，为W1+2h1。
所述第二栅极结构309b包括横跨所述第二鳍部301b的顶部和侧壁的第二栅介质层（未图示），和覆盖所述第二栅介质层表面的第二栅电极层（未图示）。本发明的实施例中，所述第二栅介质层的材料为氧化硅或高K介质，所述第二栅电极层的材料为多晶硅或金属。所述第二栅极结构309b和单个的第二鳍部301b后续共同构成上拉晶体管，所述上拉晶体管为双栅结构，由于所述第二鳍部301b的顶部被绝缘层303a隔离，所述上拉晶体管的第二鳍部301b的有效宽度为两倍的第一鳍部301b的高度（h2）之和，为2h2。
上述步骤完成后，本发明实施例的静态存储单元的制作完成。由于下拉晶体管只形成有一个第一鳍部，相邻第一鳍部之间的距离可控，避免了由相邻第一鳍部之间距离过小而产生的质量问题，形成的下拉晶体管的质量稳定，并且，本发明实施例形成的下拉晶体管为三栅结构，而上拉晶体管为双栅结构，与下拉晶体管的第一鳍部对应的有效宽度大于与上拉晶体管的第二鳍部对应的有效宽度，所述下拉晶体管和上拉晶体管的驱动电流均较大，满足工艺需求，使得最终形成的SRAM存储器的性能稳定。
相应的，请继续参考图12，本发明的实施例中，还提供一种静态存储单元，包括：
半导体衬底300，所述半导体衬底300包括用于形成下拉晶体管的第一区域I和用于形成上拉晶体管第二区域II；
位于所述第一区域I的半导体衬底300表面的第一鳍部301a，位于所述第二区域II的半导体衬底300表面的第二鳍部301b；
覆盖所述第一鳍部301a和第二鳍部301b之外的半导体衬底300表面的层间介质层305a，所述层间介质层305a表面低于所述第一鳍部301a和第二鳍部301b顶部表面；
位于所述第二鳍部301b顶部的绝缘层303；
位于所述层间介质层305a表面、且横跨单个的所述第一鳍部301a顶部和侧壁的第一栅极结构309a，位于所述层间介质层305a表面、且横跨单个所述第二鳍部301b顶部和侧壁的第二栅极结构309b，所述第二栅极结构309b与第二鳍部301b的顶部通过绝缘层303相隔离。
在本发明的实施例中，所述第一鳍部301a和第二鳍部301b之间的高度比为0.8:1-2:1，所述第一鳍部301a、第一栅极结构309a用于形成下拉晶体管，由于所述第一鳍部301a的顶部和两个侧壁直接与第一栅极结构309a相接触，形成的下拉晶体管为三栅结构，其有效宽度为W1+2h1；而所述第二鳍部309b、第二栅极结构309b用于形成上拉晶体管，并且，由于所述第二鳍部309b顶部形成有绝缘层303，所述绝缘层303隔离部分长度的所述第二鳍部301b和第二栅极结构309b，仅第二鳍部301b的两个侧壁直接与第二栅极结构309b相接触，形成的下拉晶体管为双栅结构，其有效宽度为2h2。
需要说明的是，为使后续形成的下拉晶体管的驱动电流更大，所述下拉晶体管的有效宽度应大于上拉晶体管的有效宽度，因此，当所述第一鳍部301a和第二鳍部301b之间的高度比大于等于0.8:1，小于1:1时，所述第一鳍部301a的宽度（W1）大于所述第二鳍部301b高度（h2）的0.4倍。
本发明实施例的静态存储单元，构成下拉晶体管的第一栅极结构与第一鳍部的顶部和两个侧壁接触，为三栅结构，而构成上拉晶体管的第二栅极结构与第二鳍部的顶部通过绝缘层隔离，为双栅结构，所述下拉晶体管的有效宽度大于上拉晶体管的有效宽度，可满足下拉晶体管需要较大驱动电流的需求，提高了静态存储单元的性能。并且，下拉晶体管具有单个的第一鳍部，上拉晶体管具有单个的第二鳍部，所述第一鳍部和第二鳍部的质量好，进一步提高了所述静态存储单元的稳定性，最终的SRAM存储器的性能优越。
综上，形成的第一栅极结构直接与所述第一鳍部的顶部和两个侧壁接触，后续形成的下拉晶体管为三栅结构。而形成的第二栅极结构与所述第二鳍部的两个侧壁接触，但由于第二鳍部表面形成有绝缘层，所述绝缘层将第二鳍部的顶部与第二栅极结构隔离，形成的上拉晶体管为双栅结构，形成的所述下拉晶体管的有效宽度大于上拉晶体管的有效宽度，可满足下拉晶体管需要更大的驱动电流的需求。另外，由于下拉晶体管横跨单个的第一鳍部，上拉晶体管横跨单个的第二鳍部，无需再形成较小距离的各相邻鳍部，因此形成的第一鳍部和第二鳍部的质量较好。因此，采用本发明的技术方案可形成既满足驱动电流的需求，又满足各鳍部的质量较好的静态存储单元，所述静态存储单元的性能稳定，最终形成的SRAM存储器的性能优越。
所述静态存储单元中，构成下拉晶体管的第一栅极结构与第一鳍部的顶部和两个侧壁接触，为三栅结构，而构成上拉晶体管的第二栅极结构与第二鳍部的顶部通过绝缘层隔离，为双栅结构，所述下拉晶体管的有效宽度大于上拉晶体管的有效宽度，可满足下拉晶体管需要较大驱动电流的需求，提高了静态存储单元的性能。并且，下拉晶体管具有单个的第一鳍部，上拉晶体管具有单个的第二鳍部，所述第一鳍部和第二鳍部的质量好，进一步提高了所述静态存储单元的稳定性，最终的SRAM存储器的性能优越。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (12)
1.一种静态存储单元，其特征在于，包括：
半导体衬底，所述半导体衬底包括用于形成下拉晶体管的第一区域和用于形成上拉晶体管的第二区域；
位于所述第一区域的半导体衬底表面的第一鳍部，位于所述第二区域的半导体表面的第二鳍部，其中，所述第二鳍部顶部形成有绝缘层；
覆盖所述第一鳍部和第二鳍部之外的半导体衬底表面的层间介质层，所述层间介质层表面低于所述第一鳍部和第二鳍部顶部表面；
位于所述层间介质层表面、且横跨单个所述第一鳍部的顶部和侧壁的第一栅极结构，位于所述层间介质层表面、且横跨单个所述第二鳍部的顶部和侧壁的第二栅极结构，所述第二栅极结构与第二鳍部的顶部通过绝缘层相隔离。
2.如权利要求1所述的静态存储单元，其特征在于，所述第一鳍部的高度和第二鳍部的高度之间的比为0.8:1-2:1。
3.如权利要求2所述的静态存储单元，其特征在于，当所述第一鳍部的高度和第二鳍部的高度之间的比小于1:1，大于等于0.8:1时，所述第一鳍部的宽度大于所述第二鳍部高度的0.4倍。
4.如权利要求1所述的静态存储单元，其特征在于，所述第一鳍部和第二鳍部的宽度相同。
5.如权利要求1所述的静态存储单元，其特征在于，所述第一区域的层间介质层表面低于所述第二区域的层间介质层表面。
6.一种静态存储单元的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括用于形成下拉晶体管的第一区域和用于形成上拉晶体管的第二区域；
形成位于所述第一区域的半导体衬底表面的第一鳍部，形成位于所述第二区域的半导体表面的第二鳍部，其中，所述第二鳍部顶部形成有绝缘层；
形成覆盖所述第一鳍部和第二鳍部之外的半导体衬底表面的层间介质层，所述层间介质层表面低于所述第一鳍部和第二鳍部顶部表面；
形成位于所述层间介质层表面、且横跨单个所述第一鳍部的顶部和侧壁的第一栅极结构，形成位于所述层间介质层表面、且横跨单个所述第二鳍部的顶部和侧壁的第二栅极结构，所述第二栅极结构与第二鳍部的顶部通过绝缘层相隔离。
7.如权利要求6所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部之间的高度比为0.8:1-2:1。
8.如权利要求7所述的静态存储单元的形成方法，其特征在于，当所述第一鳍部和第二鳍部之间的高度比大于等于0.8:1，小于1:1时，所述第一鳍部的宽度大于所述第二鳍部高度的0.4倍。
9.如权利要求6所述的静态存储单元的形成方法，其特征在于，所述层间介质层和绝缘层之间的刻蚀选择比大于1：1。
10.如权利要求6所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部的形成步骤包括：形成覆盖所述半导体衬底表面的硬掩膜薄膜；形成覆盖所述硬掩膜薄膜表面的牺牲层，所述牺牲层具有多个开口，各开口侧壁形成有侧墙；去除所述牺牲层，以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜，直至暴露出半导体衬底，形成硬掩膜层并去除所述侧墙；以所述硬掩膜层为掩膜，刻蚀部分厚度的半导体衬底，形成多个高度和宽度分别相同的鳍结构，其中，所述第一区域的鳍结构用于形成第一鳍部，所述第二区域的鳍结构用于形成第二鳍部。
11.如权利要求9所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部的形成步骤还包括：首先形成覆盖所述第二区域的保护层，所述保护层不仅覆盖第二区域的层间介质层，还覆盖第二区域的绝缘层；以所述保护层为掩膜，去除第一区域的绝缘层和部分厚度的层间介质层，直至暴露出第一区域的鳍结构；去除所述保护层，暴露出第二区域的层间介质层和绝缘层；以所述第二区域的绝缘层为掩膜，刻蚀部分厚度的层间介质层以及第一区域中部分厚度的鳍结构，形成第一鳍部，所述第二区域的鳍结构为第二鳍部。
12.如权利要求9所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部的形成步骤还包括：首先去除部分厚度的层间介质层，此时第一区域和第二区域的鳍结构表面还形成有绝缘层；去除部分厚度的层间介质层后，再形成覆盖所述第二区域的层间介质层和绝缘层的保护层；以所述保护层为掩膜去除所述第一区域的绝缘层，暴露出第一区域的鳍结构；之后再去除所述保护层，暴露出第二区域的层间介质层和绝缘层；以所述第二区域的绝缘层为掩膜，刻蚀部分厚度的层间介质层以及第一区域中部分厚度的鳍结构，形成第一鳍部，所述第二区域的鳍结构为第二鳍部。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470295A (zh) * | 2014-09-09 | 2016-04-06 | 联华电子股份有限公司 | 鳍状结构及其制造方法 |
| CN107346770A (zh) * | 2016-05-04 | 2017-11-14 | 联华电子股份有限公司 | 静态随机存取存储器的布局图案 |
| CN105719688B (zh) * | 2014-12-04 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | Sram存储器和形成sram存储器的方法 |
| CN110828460A (zh) * | 2018-08-14 | 2020-02-21 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1996600A (zh) * | 2005-11-15 | 2007-07-11 | 国际商业机器公司 | 存储单元和形成存储单元的方法 |
| US20080224258A1 (en) * | 2006-11-06 | 2008-09-18 | International Business Machines Corporation | Semiconductor structue with multiple fins having different channel region heights and method of forming the semiconductor structure |
| CN101779284A (zh) * | 2007-08-30 | 2010-07-14 | 英特尔公司 | 用于制造不同高度的相邻硅鳍的方法 |
| CN102148199A (zh) * | 2010-02-08 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器的制造方法与半导体装置的制造方法 |
-
2013
- 2013-02-28 CN CN201310064755.3A patent/CN104022116B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1996600A (zh) * | 2005-11-15 | 2007-07-11 | 国际商业机器公司 | 存储单元和形成存储单元的方法 |
| US20080224258A1 (en) * | 2006-11-06 | 2008-09-18 | International Business Machines Corporation | Semiconductor structue with multiple fins having different channel region heights and method of forming the semiconductor structure |
| CN101779284A (zh) * | 2007-08-30 | 2010-07-14 | 英特尔公司 | 用于制造不同高度的相邻硅鳍的方法 |
| CN102148199A (zh) * | 2010-02-08 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器的制造方法与半导体装置的制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| ANGADA B.SACHID等: ""Denser and More Stable SRAM Using FinFETs With Multiple Fin Heights"", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 * |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470295A (zh) * | 2014-09-09 | 2016-04-06 | 联华电子股份有限公司 | 鳍状结构及其制造方法 |
| US10418251B2 (en) | 2014-09-09 | 2019-09-17 | United Microelectronics Corp. | Method of forming fin-shaped structure having ladder-shaped cross-sectional profile |
| CN105470295B (zh) * | 2014-09-09 | 2020-06-30 | 联华电子股份有限公司 | 鳍状结构及其制造方法 |
| US10930517B2 (en) | 2014-09-09 | 2021-02-23 | United Microelectronics Corp. | Method of forming fin-shaped structure |
| CN105719688B (zh) * | 2014-12-04 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | Sram存储器和形成sram存储器的方法 |
| CN107346770A (zh) * | 2016-05-04 | 2017-11-14 | 联华电子股份有限公司 | 静态随机存取存储器的布局图案 |
| TWI681542B (zh) * | 2016-05-04 | 2020-01-01 | 聯華電子股份有限公司 | 靜態隨機存取記憶體的佈局圖案 |
| US10529723B2 (en) | 2016-05-04 | 2020-01-07 | United Microelectronics Corp. | Layout pattern for static random access memory |
| CN107346770B (zh) * | 2016-05-04 | 2020-11-24 | 联华电子股份有限公司 | 静态随机存取存储器的布局图案 |
| CN110828460A (zh) * | 2018-08-14 | 2020-02-21 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| CN110828460B (zh) * | 2018-08-14 | 2022-07-19 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
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| Publication number | Publication date |
|---|---|
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