JP2014140054A - 互いに隣接する実質的に垂直な半導体構造を有するメモリアレイ、およびそれらの形成 - Google Patents

互いに隣接する実質的に垂直な半導体構造を有するメモリアレイ、およびそれらの形成 Download PDF

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Abstract

【課題】メモリアレイおよびそれらの形成方法の提供。
【解決手段】１つのそのようなメモリアレイは、分離した実質的に垂直な隣接する半導体構造４５５に隣接して形成される、メモリセルストリングを有し、分離した半導体構造は、それぞれのストリングのメモリセル４７２を直列に連結する。いくつかの実施形態については、２本の誘電体柱４４５が、単一の開口部の中に形成される誘電体から形成されてもよく、誘電体柱のうちのそれぞれは、それに隣接する一対のメモリセルストリングを有し、柱のうちの１本の上のストリングのうちの１つの少なくとも１つのメモリセル、および他方の柱の上のストリングのうちの１つの少なくとも１つのメモリセルは、共通してアクセス線４８０に連結される。
【選択図】図５Ｅ

Description

本開示は、概してメモリに関し、具体的には、いくつかの実施形態では、本開示は、実質的に垂直で且つ互いに隣接する半導体構造を有するメモリアレイ、およびそれらの形成に関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスの中の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む、多くの異なる種類のメモリがある。
フラッシュメモリデバイスは、広範囲の電子用途のための一般的な不揮発性メモリのソースへと発展してきている。不揮発性メモリは、電力の印加なしで、いくらかの長期間にわたって、そのデータ値を保持することができるメモリである。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高い信頼性、および低い電力消費を可能にする、１つのトランジスタメモリセルを使用する。セルの閾値電圧の変化は、電荷貯蔵構造（例えば、フローティングゲートまたは電荷トラップ）のプログラミング（書き込みと呼ばれることもある）または他の物理的現象（例えば、相変化または分極）を通して、各セルのデータ値を決定する。フラッシュメモリおよび他の不揮発性メモリの一般的な用途としては、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、ゲーム、電気器具、車、無線デバイス、携帯電話、および可撤性メモリモジュールが挙げられ、不揮発性メモリのための用途が拡大し続けている。
ＮＡＮＤフラッシュメモリデバイスは、一般的な種類のフラッシュメモリデバイスであり、基本的なメモリセル構成が配設される、論理形式によってそのように呼ばれる。典型的には、ＮＡＮＤフラッシュメモリデバイス用のメモリセルのアレイは、アレイの横列（行）の各メモリセルの制御ゲートが、ワード線等のアクセス線を形成するようにともに接続されるように、配設される。アレイの縦列（列）は、ソース選択線およびドレイン選択線といった、一対の選択線間のドレインへのソースである、互いに直列に接続されたメモリセル列（メモリセルストリング。しばしばＮＡＮＤ列（ＮＡＮＤストリング）と称される）を含む。
「縦列」とは、ローカルビット線等のローカルデータ線に共通して連結される、一群のメモリセルを指す。それは、いずれの特定の配向または直線関係も必要としないが、代わりに、メモリセルとデータ線との間の論理的関係を指す。ソース選択線は、ＮＡＮＤ列とソース選択線との間の各交差点にソース選択ゲートを含み、ドレイン選択線は、ＮＡＮＤ列とドレイン選択線との間の各交差点にドレイン選択ゲートを含む。各ソース選択ゲートが、ソース線に接続される一方で、各ドレイン選択ゲートは、縦列ビット線等のデータ線に接続される。
メモリ製造業者が競争力を持ち続けるために、メモリ設計者は常に、メモリデバイスの密度を増加させようとしている。フラッシュメモリデバイスの密度を増加させることは、概して、メモリセル間の間隔を縮小すること、および／またはメモリセルをより小さくすることを必要とする。いくつかのデバイス要素のより小さい寸法は、セルに関連する動作問題を引き起こし得る。例えば、ソース／ドレイン領域間のチャネルがより小さくなり、重度の短チャネル効果を引き起こす可能性がある。
メモリデバイスの密度を増加させる１つの方法は、例えば、しばしば３次元メモリアレイと呼ばれる、積層メモリアレイを形成することである。例えば、一種類の３次元メモリアレイは、各メモリアレイのメモリセルが、シリコンオンサファイアトランジスタ、シリコンオン絶縁体トランジスタ、薄膜トランジスタ、熱電ポリマートランジスタ、半導体・酸化物・窒化物・酸化物・半導体トランジスタ等である、一方が他方の上に垂直に積層された、ＮＡＮＤメモリアレイ等の複数の従来の「２次元アレイ」を含む。別の種類の３次元メモリアレイは、例えば、垂直ＮＡＮＤ列を形成する、積層メモリセルの柱を含む。
なお、従来のメモリアレイの一例としては、特許文献１及び特許文献２に記載されたようなものがある。
特開２００９−１６４４８５号公報 特開２００８−１５９８０４号公報
上述される理由により、および本明細書を読んで理解すると当業者に明白となる下述される他の理由により、当技術分野には代替的な積層（例えば、３次元）メモリアレイの必要性がある。
上記の課題を解決するために、本発明は、以下のような特徴を有している。
本発明のメモリアレイは、実質的に垂直な第１及び第２の半導体構造と、直列に結合された第１のメモリセルのストリングであって、前記第１のメモリセルの各々が、前記第１の半導体構造に隣接する第１の電荷蓄積構造のそれぞれの一部分と、前記第１の電荷蓄積構造の前記それぞれの一部分に隣接する第１の制御ゲートとを含む、第１のメモリセルのストリングと、直列に結合された第２のメモリセルのストリングであって、前記第２のメモリセルの各々が、前記第２の半導体構造に隣接する第２の電荷蓄積構造のそれぞれの一部分と、前記第２の電荷蓄積構造の前記それぞれの一部分に隣接する第２の制御ゲートとを含む、第２のメモリセルのストリングと、を備えている。そして、前記第１の電荷蓄積構造が前記第１の半導体構造の周囲に完全に巻き付いており、また、前記第２の電荷蓄積構造が前記第２の半導体構造の周囲に完全に巻き付いている。更に、前記第１及び第２の半導体構造の間には制御ゲートが配置されていない。
本発明のメモリアレイを形成する方法は、半導体を形成することと、前記半導体の一部分を除去して、実質的に垂直な第１及び第２の半導体構造を形成することと、前記第１の半導体構造の周囲に完全に巻き付く第１の電荷蓄積構造を形成することと、前記第２の半導体構造の周囲に完全に巻き付く第２の電荷蓄積構造を形成することと、前記第１の電荷蓄積構造に隣接する複数の第１の制御ゲートを形成して、直列に結合された第１のメモリセルのストリングを形成することであって、前記第１のメモリセルの各々が、前記第１の電荷蓄積構造のそれぞれの一部分と、前記第１の電荷蓄積構造の前記それぞれの一部分に隣接する、前記複数の第１の制御ゲートのうちの第１の制御ゲートとを含む、ことと、前記第２の電荷蓄積構造に隣接する複数の第２の制御ゲートを形成して、直列に結合された第２のメモリセルのストリングを形成することであって、前記第２のメモリセルの各々が、前記第２の電荷蓄積構造のそれぞれの一部分と、前記第２の電荷蓄積構造の前記それぞれの一部分に隣接する、前記複数の第２の制御ゲートのうちの第２の制御ゲートとを含む、ことと、を含んでいる。
実施形態による、メモリシステムの簡略化したブロック図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 図２Ａに対応する断面図である。 図２Ｂに対応する断面図である。 図２Ｃに対応する断面図である。 図２Ｄに対応する断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 別の実施形態による、製造の種々の段階中のメモリアレイの断面図である。 図４Ａに対応する断面図である。 図４Ｂに対応する断面図である。 図４Ｃに対応する断面図である。 図４Ｄに対応する断面図である。 図４Ｅに対応する断面図である。 従来技術による、上から見た時のメモリアレイの断面図である。
以下の発明を実施するための形態では、その一部を形成し、例証説明として具体的実施形態が示される、添付図面が参照される。図面中、類似数字は、いくつかの図の全体を通して、実質的に同様の構成要素を表す。他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、構造的、論理的、および電気的な変更が行われてもよい。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではなく、本開示の範囲は、添付の請求項およびそれらの均等物のみによって定義される。半導体という用語は、例えば、例えば、材料の層、ウエハ、または基板を指すことができ、任意の基礎半導体構造を含む。「半導体」は、シリコンオンサファイア（ＳＯＳ）技術、シリコンオン絶縁体（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープおよび非ドープ半導体、基礎半導体構造によって支持されたシリコンのエピタキシャル層、ならびに当業者に周知である他の半導体構造を含むものとして理解される。さらに、以下の発明を実施するための形態で半導体が参照される時に、基礎半導体構造の中に領域／接合点を形成するために、以前の過程ステップが利用されていてもよく、半導体という用語は、そのような領域／接合点を含有する下位層を含むことができる。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではなく、本開示の範囲は、添付の請求項およびそれらの均等物のみによって定義される。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではない。
図１は、実施形態による、電子システムの一部としてプロセッサ１３０と通信している、ＮＡＮＤフラッシュメモリデバイス１００の簡略化したブロック図である。プロセッサ１３０は、メモリコントローラまたは外部ホストデバイスであってもよい。
メモリデバイス１００は、本開示の実施形態による、メモリセル１０４のアレイを含む。例えば、メモリアレイ１０４は、各柱が、その上に一対の直列に連結されたメモリセル列（メモリセルストリング。例えば、ＮＡＮＤ列（ＮＡＮＤストリング））を有する、柱を含んでもよい。
横列デコーダ１０８および縦列デコーダ１１０が、アドレス信号を復号するように提供される。アドレス信号は、受信され、アクセスメモリアレイ１０４へ復号される。
メモリデバイス１００はまた、メモリデバイス１００へのコマンド、アドレス、およびデータの入力、ならびにメモリデバイス１００からのデータおよび状態情報の出力を管理するように、入出力（Ｉ／Ｏ）制御回路１１２も含む。アドレスレジスタ１１４は、復号する前にアドレス信号をラッチするように、Ｉ／Ｏ制御回路１１２、ならびに横列デコーダ１０８および縦列デコーダ１１０と通信している。コマンドレジスタ１２４は、着信コマンドを拉致するように、Ｉ／Ｏ制御回路１１２および制御論理１１６と通信している。制御論理１１６は、コマンドに応じてメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０に対する状態情報を生成する。制御論理１１６は、アドレスに応じて横列デコーダ１０８および縦列デコーダ１１０を制御するように、横列デコーダ１０８および縦列デコーダ１１０と通信している。
制御論理１１６はまた、キャッシュレジスタ１１８とも通信している。キャッシュレジスタ１１８は、制御論理１１６による指図にしたがって、メモリアレイ１０４がそれぞれ、他のデータを書き込む、または読み取るのに忙しい間、着信または発信のデータをラッチして、データを一時的に記憶する。書き込み動作中に、データは、メモリアレイ１０４への転送のために、キャッシュレジスタ１１８からデータレジスタ１２０へ渡され、次いで、新しいデータが、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８の中でラッチされる。読み取り動作中に、データは、外部プロセッサ１３０への出力のために、キャッシュレジスタ１１８からＩ／Ｏ制御回路１１２へ渡され、次いで、新しいデータが、データレジスタ１２０からキャッシュレジスタ１１８へ渡される。状態レジスタ１２２は、プロセッサ１３０への出力のために状態情報をラッチするように、Ｉ／Ｏ制御回路１１２および制御論理１１６と通信している。
メモリデバイス１００は、制御リンク１３２上で、プロセッサ１３０から制御論理１１６を通して制御信号を受信する。制御信号は、少なくとも、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、および書き込みイネーブルＷＥ＃を含んでもよい。メモリデバイス１００は、多重入出力（Ｉ／Ｏ）バス１３４を通して、プロセッサ１３０からコマンド信号（コマンドを表す）、アドレス信号（アドレスを表す）、およびデータ信号（データを表す）を受信し、Ｉ／Ｏバス１３４を通してプロセッサ１３０にデータを出力する。
例えば、コマンドは、Ｉ／Ｏバス１３４の入出力（Ｉ／Ｏ）ピン［７：０］を通して、Ｉ／Ｏ制御回路１１２において受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、バス１３４の入出力（Ｉ／Ｏ）ピン［７：０］を通して、Ｉ／Ｏ制御回路１１２において受信され、アドレスレジスタ１１４に書き込まれる。データは、８ビットデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］または１６ビットデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を通して、Ｉ／Ｏ制御回路１１２において受信され、キャッシュレジスタ１１８に書き込まれる。データは続いて、メモリアレイ１０４をプログラムするために、データレジスタ１２０に書き込まれる。別の実施形態については、キャッシュレジスタ１１８は、省略されてもよく、データは、データレジスタ１２０に直接書き込まれる。データはまた、８ビットデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］または１６ビットデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を通して出力される。
付加的な回路および信号を提供することができ、図１のメモリデバイスは簡略化されていることが、当業者によって理解されるであろう。図１を参照して説明される種々のブロック構成要素の機能性は、必ずしも集積回路デバイスの明確に別個の構成要素または構成要素部分に分離されなくてもよいことを認識されたい。例えば、集積回路デバイスの単一の構成要素または構成要素部分が、図１の１つよりも多くのブロック構成要素の機能を果たすように適合することができる。代替として、集積回路デバイスの１つ以上の構成要素または構成要素部分を、図１の単一のブロック構成要素の機能性を果たすように組み合わせることができる。
加えて、種々の信号の受信および出力のために、よく知られている慣例に従って、特定のＩ／Ｏピンが説明されているが、他の組み合わせまたは数のＩ／Ｏピンが種々の実施形態で使用されてもよいことが留意される。
図２Ａ〜２Ｄは、製造の種々の段階中のメモリアレイ２００の一部分の断面図である。図３Ａ〜３Ｄは、それぞれ図２Ａ〜２Ｄに対応する断面図である。メモリアレイ２００は、図１のメモリアレイ１０４の一部分を形成してもよい。
図２Ａは、図３Ａの線２Ａ‐２Ａに沿って得られたメモリアレイ２００の断面図（平行線が省略されている）であり、図３Ａは、図２Ａの線３Ａ‐３Ａに沿って得られた断面図（断面を示すハッチングは省略されている）である。一般に、図２Ａの構造の形成は、いくつかの実施形態では、ｐ型またはｎ型の導電型を有するように導電的にドープされ得るシリコンからなり得る半導体２０２を覆って、誘電体２０４を形成することを含んでもよい。誘電体２０４は、例えば、酸化ケイ素等の酸化物や、酸窒化ケイ素等の酸窒化物から形成されてもよい。
次いで、犠牲材料、例えば、誘電体２０６１が、誘電体２０４を覆って形成され、誘電体２０８が、誘電体２０６１を覆って形成され、犠牲材料、例えば、誘電体２０６２が、誘電体２０８を覆って形成される。次いで、犠牲材料、例えば、誘電体２０６３が、図２Ａに示されるように、誘電体２０８を覆って形成されるまで、誘電体２０８および２０６２が交互に形成される。次いで、ハードマスク（例えば、誘電体キャップ）２１０が、誘電体２０６３を覆って形成される。いくつかの実施形態については、誘電体２０８は、誘電体２０４の材料と同じ材料であってもよく、例えば、誘電体２０８は、酸化物、例えば、酸化ケイ素、酸窒化物、例えば、酸窒化ケイ素から形成されてもよい。一実施例として、誘電体２０４および２０８が酸化物または酸窒化物である場合、誘電体２０６およびハードマスク２１０は、後続の処理で選択的除去を促進するように、窒化物であってもよい。誘電体２０６および２０８ならびにハードマスク２１０の犠牲的な性質のため、それらは、本明細書の実施例で説明されるような誘電体である必要はない。
次いで、ハードマスク２１０をパターン化し、ハードマスク２１０を通して、かつ誘電体２０６、２０８、および２０４を通して開口部２１２を形成し、半導体２０２の上または内側で止まることによって、開口部２１２（例えば、穴またはスロット）が形成される。例えば、フォトレジストのマスク（図示せず）が、例えば、ハードマスク２１０を覆って形成され、ハードマスク２１０ならびに誘電体２０６、２０８、および２０４の複数部分を露出するためにパターン化されてもよい。次いで、ハードマスク２１０ならびに誘電体２０６、２０８、および２０４の露出部分は、例えば、誘電体２０６、２０８、および２０４に対して選択的であるエッチングを使用して、エッチングすること等によって除去される。
次いで、ポリシリコン等の半導体２１４が、例えば、マスクが除去された後に、図２Ａおよび３Ａに示されるように、開口部２１２を裏打ちまたは充填するよう、開口部２１２内に形成される。例えば、半導体２１４は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）等のコンフォーマル堆積過程によって形成されてもよい。半導体２１４は、いくつかの実施形態については、ハードマスク２１０の上面を覆って延在してもよい。
次いで、ポリシリコン等の半導体２１４が、例えば、マスクが除去された後に、図２Ａおよび３Ａに示されるように、開口部２１２を裏打ちする、または充填するよう、開口部２１２の中で形成される。例えば、半導体２１４は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）等の共形堆積過程によって形成されてもよい。半導体２１４は、いくつかの実施形態については、ハードマスク２１０の上面を覆って延在してもよい。
開口部２１２が半導体２１４で裏打ちされるのみである、実施形態では、次いで、例えば酸化ケイ素等の酸化物や、例えば酸窒化ケイ素等の酸窒化物からなる誘電体２１６が、各開口部２１２の残りの部分を充填するよう、半導体２１４に隣接して形成される。例えば、誘電体２１６が、ハードマスク２１０の上面を覆って延在してもよい、半導体２１４の上面を覆って延在するように、誘電体２１６が半導体２１４の上面より上の高さまで各開口部２１２を充填するまで、誘電体２１６は、開口部２１２に追加されてもよい。開口部２１２が半導体２１４で充填される実施形態では、誘電体２１６が省略され、すなわち、図２Ａおよび３Ａの誘電体２１６が半導体２１４に置換される。
次いで、誘電体２１６は、各開口部２１２の中の誘電体２１６の上面が半導体２１４の上面と実質的に同一平面である（例えば、同一平面である）ように、例えば、化学機械平坦化（ＣＭＰ）によって、半導体２１４の上面から除去されてもよい。次いで、誘電体２１６の上面は、例えば、誘電体２１６に対して選択的であるドライまたはウェットエッチバック過程を使用して、図２Ａに示されるように、ハードマスク２１０（図示せず）の上面およびハードマスク２１０の上面を覆っている半導体２１４の上面より下側で陥凹していてもよい。
次いで、半導体２２０、例えば、ポリシリコンが、誘電体２１６の陥凹上面、およびハードマスク２１０の上面を覆っている半導体２１４の上面を覆って、形成されてもよい。続いて、半導体２２０の上面、および半導体２１４の実質的に垂直な（例えば、垂直な）側面（例えば、側壁）の上端が、図２Ａに示されるように、ハードマスク２１０の上面と実質的に同一平面である（例えば、同一平面である）ように、半導体２２０および半導体２１４は、例えば、ハードマスク２１０上で停止する、化学機械平坦化（ＣＭＰ）によって除去される。
誘電体２１６は、実質的に垂直な（例えば、垂直な）誘電体柱２３５を形成する。半導体２１４および２２０を含む半導体は、各柱２３５を包囲する。つまり、各柱２３５は、その底部およびその実質的に垂直な（例えば、垂直な）側面（例えば、側壁）上の半導体２１４、ならびにその最上部上の半導体２２０によって包囲される（図２Ａおよび３Ａ）。例えば、半導体２１４は、それぞれの柱２３５の側壁と直接接触していてもよく、半導体２２０は、それぞれの柱２３５の最上部および半導体２１４の側壁の上部分と直接接触していてもよい。
次いで、図２Ａおよび３Ａの構造が、図２Ｂおよび３Ｂの構造を形成するようにパターン化されてもよく、図２Ｂは、図３Ｂの線２Ｂ‐２Ｂに沿って得られたメモリアレイ２００の断面図（断面を示すハッチングが省略されている）であり、図３Ｂは、図２Ｂの線３Ｂ‐３Ｂに沿って得られた断面図（断面を示すハッチングが省略されている）である。例えば、フォトレジストのマスク（図示せず）が、例えば、図２Ａおよび３Ａの構造を覆って形成され、ハードマスク２１０の一部分と、ハードマスク２１０の露出部分の下の誘電体２０６および２０８と、半導体２２０の一部分と、半導体２１４の一部分、例えば、半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分とを露出するために、パターン化されてもよい。
次いで、ハードマスク２１０ならびに誘電体２０６および２０８の露出部分は、誘電体２０４上で止まるエッチング等によって除去される。例えば、誘電体２０４は、誘電体２０６および２０８ならびにハードマスク２１０とは異なる材料であってもよく、エッチングは、誘電体２０６および２０８ならびにハードマスク２１０に対して選択的であってもよい。代替として、誘電体２０６、２０８、および２０４、ならびにハードマスク２１０は、同じ材料であってもよく、その場合、それに対して選択的なエッチングが、半導体２０２の上または内側で止まって、誘電体２０４の露出部分を除去する。
続いて、半導体２２０の露出部分（図２Ｂ）、および半導体２１４の一部分、例えば、半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分（図２Ｂおよび３Ｂ）が、誘電体２０４および２１６の上または内側で止まる、半導体２１４および２２０に対して選択的である（例えば、ポリシリコンに対して選択的である）エッチングを使用して除去される。例えば、半導体２２０の一部分の除去は、誘電体２１６の上または内側で止まり、半導体２１４の実質的に垂直な側壁の一部分の除去は、誘電体２０４の上または内側で止まる。半導体２２０の一部分および半導体２１４の一部分を除去するエッチングは、ハードマスク２１０ならびに誘電体２０６および２０８の一部分を除去するエッチングとは異なるケミストリを有してもよく、かつそのエッチングと共にインサイチュで行われてもよい。
半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分の除去は、図３Ｂに示されるように、各柱２３５の実質的に垂直な（例えば、垂直な）側壁の一部分２３０を露出し、半導体２２０の露出部分の除去は、図２Ｂおよび３Ｂに示されるように、各柱２３５の上面２３２の一部分を露出する。犠牲誘電体２０６の一部分、誘電体２０４および２０８の一部分、ならびにハードマスク２１０の一部分は、半導体２１４の側壁に隣接した（例えば、側壁の上にある）、すなわち、半導体２１４の実質的に垂直な（例えば、垂直な）側壁に隣接したままであることに留意されたい。
各柱２３５の実質的に垂直な（例えば、垂直な）側壁の一部分２３０からの半導体２１４の除去は、図２Ｂおよび３Ｂに示されるように、半導体２１４から、各柱２３５の実質的に垂直な（例えば、垂直な）側壁の残りの部分に隣接する（例えば、側壁の上にある）、２つの、分離した、相対する、実質的に垂直な（例えば、垂直な）、互いに隣接する半導体構造２５５１および２５５２を形成する。例えば、分離した半導体構造２５５１および２５５２は、それぞれ、図３Ｂに示されるように、各柱２３５の側壁の相対する部分を包み込んでもよい。
半導体構造２５５１および２５５２は、図２Ｂに示されるように、それぞれの柱２３５の下に位置する、半導体２１４の底部によってともに接続されたままであってもよい。各半導体構造２５５の端部は、図３Ｂに示されるように、単一の面と交差されてもよく、例えば、端部は、約１８０度離れていてもよい。その一部の除去によって分離される、半導体２２０の一部分はそれぞれ、図２Ｂおよび３Ｂに示されるように、半導体構造２５５１および２５５２に電気的に連結される（例えば、それらとの直接物理的接触によって）ことに留意されたい。
開口部２１２が半導体２１４で充填され、かつ、誘電体２１６が半導体２１４に置換される実施形態では、ハードマスク２１０の間の間隔に及ぶ誘電体２１６の一部分（ここでは半導体２１４である）が除去される。これらの実施形態では、半導体構造２５５１および２５５２は、半導体柱である。例えば、図３Ｃの一部分２３１は、半導体２１４であり、半導体構造２５５１および２５５２の一部分を形成する。加えて、一部分２３１の間に位置する部分は、例えば、電荷トラップ２６０、例えば、連続した電荷トラップ２６０が、半導体構造２５５１および２５５２に隣接して、かつそれらの周囲に形成されることを可能にする、開口部（例えば、後に誘電体で充填されてもよい）である。
次いで、犠牲誘電体２０６が、誘電体２０４および２０８ならびに半導体構造２５５１および２５５２から除去され、犠牲ハードマスク２１０が、例えば、誘電体２０６に対して選択的なエッチング（例えば、窒化物に対して選択的であるエッチング）を使用して、誘電体２０８から除去される。これは、誘電体２０４および２０８ならびに半導体構造２５５１および２５５２を露出する。次いで、連続した電荷トラップ２６０を形成するもの等の複数の電荷貯蔵構造が、図２Ｃおよび３Ｃに示されるように、誘電体２０４および２０８、半導体構造２５５１および２５５２、ならびに各柱２３５の実質的に垂直な（例えば、垂直な）側壁の一部分２３０に隣接して、実質的に同時に（例えば、同時に）形成され、図２Ｃは、図３Ｃの線２Ｃ‐２Ｃに沿って得られたメモリアレイ２００の断面図（断面を示すハッチングが省略されている）であり、図３Ｃは、図２Ｃの線３Ｃ‐３Ｃに沿って得られた断面図（断面を示すハッチングが省略されている）である。例えば、電荷トラップ２６０は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）等のコンフォーマル堆積過程によって形成されてもよい。代替として、電荷トラップ２６０は、成長させられてもよい。
いくつかの実施形態については、電荷トラップ２６０は、誘電体２０４および２０８、半導体構造２５５１および２５５２、ならびに各柱２３５の実質的に垂直な（例えば、垂直な）側壁の一部分２３０に隣接して形成される、トンネル酸化物等のトンネル誘電体と、このトンネル誘電体に隣接して（例えば、その上に）形成される、窒化物等の電荷捕獲材料と、この電荷捕獲材料に隣接して（例えば、その上に）形成される、遮断酸化物等の遮断誘電体とを含んでもよい。他の実施形態については、電荷トラップ２６０は、例えば、埋め込み金属粒子または埋め込みナノ結晶（例えば、シリコン、ゲルマニウム、または金属結晶）等の埋め込み導電性粒子（例えば、ナノドット）、シリコンを豊富に含む誘電体、またはＳｉＯＮ／Ｓｉ３Ｎ４を伴う、誘電体、例えば、約１０のＫを有するアルミナ（Ａｌ２Ｏ３）等の高誘電率（高Ｋ）誘電体であってもよい。
導体、例えば、タングステン、窒化タンタル、窒化チタン、窒化タングステン等の金属が、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）等のコンフォーマル堆積過程を使用して、図２Ｃおよび３Ｃの構造に隣接して形成される。一般に、導体は、導電性ドープポリシリコンを含んでもよく、それから成ってもよく、あるいは本質的にそれから成ってもよく、および／または、高融点金属等の金属、あるいは高融点金属シリサイド層等の金属含有材料、ならびに任意の他の伝導性材料を含んでもよく、それから成ってもよく、あるいは本質的にそれから成ってもよい。クロム（Ｃｒ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、およびジルコニウム（Ｚｒ）という金属は、概して、高融点金属として認識される。
次いで、エッチバック、例えば、異方性エッチバックが、図２Ｄおよび３Ｄに示されるように、過剰な導体を除去して残りの導体から制御ゲート２６５を形成するように行われ、図２Ｄは、図３Ｄの線２Ｄ‐２Ｄに沿って得られたメモリアレイ２００の断面図（断面を示すハッチングが省略されている）であり、図３Ｄは、図２Ｄの線３Ｄ‐３Ｄに沿って得られた断面図（断面を示すハッチングが省略されている）である。
図２Ｄおよび３Ｄに示されるように、制御ゲート２６５１，１および２６５１，２はそれぞれ、ソース選択ゲート２７０１および２７０２等の選択ゲートの制御ゲートであり、制御ゲート２６５２，１および２６５２，２はそれぞれ、メモリセル（例えば、不揮発性メモリセル）２７２１および２７２２の制御ゲートであり、制御ゲート２６５３，１および２６５３，２はそれぞれ、ドレイン選択ゲート２７４１および２７４２等の選択ゲートの制御ゲートである。制御ゲート２６５２，１および２６５２，２はそれぞれ、図３Ｄに示されるように、アクセス線（例えば、ワード線）２８０１および２８０２の一部分を形成してもよい。例えば、制御ゲート２６５２，１および２６５２，２はそれぞれ、ワード線２８０１および２８０２に連結されてもよい。同様に、制御ゲート２６５１，１および２６５１，２はそれぞれ、ソース選択線の一部分を形成し、制御ゲート２６５３，１および２６５３，２はそれぞれ、ドレイン選択線の一部分を形成する。例えば、制御ゲート２６５１，１および２６５１，２はそれぞれ、ソース選択線に連結されてもよく、制御ゲート２６５３，１および２６５３，２はそれぞれ、ドレイン選択線に連結されてもよい。
メモリセル２７２は、ワード線２８０および電荷トラップ２６０の各交差点に位置し、ソース選択ゲート２７０は、ソース選択線および電荷トラップ２６０の各交差点に位置し、ドレイン選択ゲート２７４は、ドレイン選択線および電荷トラップ２６０の各交差点に位置することに留意されたい。また、図３Ｄに示されるように、ワード線２８０１は、それぞれ異なる柱２３５の上でメモリセル２７２１に共通して連結され、ワード線２８０２は、それぞれそれらの異なる柱２３５の上でメモリセル２７２２に共通して連結されることに留意されたい。
電荷トラップ２６０の一部分、およびその下にあり、かつ半導体構造２５５１の側壁上にある誘電体２０８は、図２Ｄに示されるように、メモリセル列２７２１の連続するメモリセル２７２１の連続する制御ゲート２６５２，１の間に配置され、したがって、メモリセル列２７２１の連続する制御ゲート２６５１を互いに電気的に絶縁する。電荷トラップ２６０の一部分、およびその下にあり、かつ半導体構造２５５２の側壁上にある誘電体２０８は、図２Ｄに示されるように、メモリセル列２７２２の連続するメモリセル２７２２の連続する制御ゲート２６５２，２の間に配置され、したがって、メモリセル列２７２２の連続する制御ゲート２６５２を互いに電気的に絶縁する。
電荷トラップ２６０の一部分、およびそれに隣接し、かつ半導体構造２５５１の側壁に隣接する誘電体２０８は、図２Ｄに示されるように、ソース選択ゲート２７０１の制御ゲート２６５１，１と、メモリセル列２７２１の一端におけるメモリセル２７２１の制御ゲート２６５２，１との間に配置され、これらの制御ゲートを電気的に絶縁し、ドレイン選択ゲート２７４１の制御ゲート２６５３，１と、メモリセル列２７２１の反対端におけるメモリセル２７２１の制御ゲート２６５２，１との間に配置され、これらの制御ゲートを電気的に絶縁する。電荷トラップ２６０の一部分、およびそれに隣接し、かつ半導体構造２５５２の側壁に隣接する誘電体２０８は、ソース選択ゲート２７０２の制御ゲート２６５１，２と、メモリセル列２７２２の一端におけるメモリセル２７２２の制御ゲート２６５２，２との間に配置され、これらの制御ゲートを電気的に絶縁し、ドレイン選択ゲート２７４２の制御ゲート２６５３，２と、メモリセル列２７２２の反対端におけるメモリセル２７２２の制御ゲート２６５２，２との間に配置され、これらの制御ゲートを電気的に絶縁する。電荷トラップ２６０の一部分は、図２Ｄおよび３Ｄに示されるように、半導体構造２５５１および２５５２の側壁と制御ゲート２６５との間に配置され、制御ゲート２６５から半導体構造２５５１および２５５２を電気的に絶縁することに留意されたい。
いくつかの実施形態については、制御ゲートを形成するエッチバック後に、電荷トラップ２６０の一部分、誘電体２０８、および誘電体２０４の一部分が、随意で、例えば、電荷トラップ２６０、誘電体２０８、および誘電体２０４に対して選択的なエッチングを使用して、除去されてもよい。電荷トラップ２６０の一部分の除去は、図２Ｄに示されるように、柱２３５のうちのそれぞれの上面２３２の一部分、柱２３５のうちのそれぞれを覆う半導体２２０の一部分、半導体構造２５５の上端、それらの上端に隣接する半導体構造２５５の側壁の一部分、ならびに制御ゲート２６５３，１および２６５３，２のうちのそれぞれの上面を露出する。誘電体２０８もまた、それらの上端に隣接する半導体構造２５５の側壁の一部分から除去される。誘電体２０４の一部の除去は、半導体２０２の上面の一部分を露出する。
次いで、ソース／ドレイン領域２７５（例えば、ドレイン）が、図２Ｄに示されるように、露出半導体２２０、およびそれらの上端に隣接する半導体構造２５５の側壁の露出部分の中で形成され（例えば、埋め込まれ）てもよい。ソース／ドレイン領域２７７（例えば、ソース線）が、半導体２０２の露出部分の中で、例えば、ソース／ドレイン領域２７５と実質的に同時に（例えば、同時に）形成され（例えば、埋め込まれ）てもよい。例えば、ソース／ドレイン領域２７５および２７７は、半導体２０２がｐ型である時にｎ型であってもよく、半導体２０２がｎ型である時にｐ型であってもよい。ソース／ドレイン領域２７７は、半導体構造２５５によってソース選択ゲート２７０１および２７０２に電気的に連結される。
他の実施形態については、ソース／ドレイン領域２７７等のソース／ドレイン領域は、例えば、マスクとしてハードマスク２１０を使用して、またはマスクがまだ除去されていない場合にハードマスク２１０を覆うマスクを使用して、開口部２１２（図２Ａ）を通して半導体２０２中に注入されてもよい。代替として、いくつかの実施形態については、開口部２１２および誘電体２０４の下に位置する連続するソース／ドレイン領域（例えば、平面）が、ソース／ドレイン領域２７７に取って代わってもよく、誘電体２０４を形成する前に半導体２０２中に注入されてもよい。例えば、連続するソース／ドレイン領域は、半導体構造２５５によってソース選択ゲート２７０１および２７０２に電気的に連結されてもよい。
次いで、ソース／ドレイン領域２７５および２７７が、それによって覆われるように、バルク絶縁等の誘電体（図示せず）が、図２Ｄの構造を覆って形成されてもよい。次いで、開口部が、ソース／ドレイン領域２７５を露出するように誘電体内に形成されてもよい。次いで、例えば、接点（コンタクト）が各ソース／ドレイン領域２７５と接触しているように、接点（図示せず）が、開口部内に形成されてもよい。
誘電体の一実施例は、ドープケイ酸塩ガラスである。ドープケイ酸塩ガラスの例としては、ＢＳＧ（ホウケイ酸ガラス）、ＰＳＧ（リンケイ酸ガラス）、およびＢＰＳＧ（ホウリンケイ酸ガラス）が挙げられる。誘電体の別の実施例は、ＴＥＯＳ（オルトケイ酸テトラエチル）である。接点は、金属または金属含有層を備えてもよく、それから成ってもよく、または本質的にそれから成ってもよく、アルミニウム、銅、高融点金属、または高融点金属シリサイド層であってもよい。いくつかの実施形態では、導体は、複数の金属含有層、例えば、ソース／ドレイン領域２７５を覆って形成される（例えば、それと直接物理的に接触している）窒化チタン（ＴｉＮ）障壁層、障壁層を覆って形成されるチタン（Ｔｉ）接着層、および接着層を覆って形成されるタングステン（Ｗ）を含有してもよい。
次いで、アルミニウム等の金属であってもよい導体（図示せず）が、図２Ｄの構造を覆って形成される、誘電体を覆って形成されてもよい。導体は、接点、したがって、ソース／ドレイン領域２７５ならびにドレイン選択ゲート２７４１および２７４２に電気的に接続される、ビット線等の個々のデータ線を生成するように、例えば、標準的な処理を使用して、パターン化され、エッチングされ、処理される。
半導体構造２５５１および２５５２はそれぞれ、メモリセル２７２１および２７２２のチャネル領域を形成し、それぞれ、メモリセル列２７２１および２７２２（例えば、ＮＡＮＤ列）を形成するようにメモリセル２７２１および２７２２を直列に電気的に連結する。言い換えれば、メモリセル列２７２１の動作中に、チャネルを半導体構造２５５１の中に形成することができ、メモリセル列２７２２の動作中に、チャネルを半導体構造２５５２の中に形成することができる。半導体構造２５５１は、図２Ｄに示されるように、メモリセル列２７２１を、その列の一端におけるソース選択ゲート２７０１に直列に電気的に連結し、ドレイン選択ゲート２７４１を、その列の反対端に直列に連結し、半導体構造２５５２は、メモリセル列２７２２を、その列の一端におけるソース選択ゲート２７０２に直列に電気的に連結し、ドレイン選択ゲート２７４１を、その列の反対端に直列に連結する。
メモリセル列２７２１、ならびにその端部に連結されたソース選択ゲート２７０１およびドレイン選択ゲート２７４１は、それぞれの柱２３５の側壁の同じ部分（例えば、同じ側面）に隣接して位置し、メモリセル列２７２２、ならびにその端部に連結されたソース選択ゲート２７０２およびドレイン選択ゲート２７４２は、それぞれの柱２３５の側壁の同じ部分（例えば、同じ側面）に隣接して位置する。加えて、メモリセル２７２１に連結されたワード線２８０１は、電荷トラップ２６０の側壁の同じ部分（例えば、同じ側面）に連結され、メモリセル２７２２に連結されたワード線２８０２は、電荷トラップ２６０の側壁の同じ反対部分（例えば、同じ反対側）に連結される。
ソース選択ゲート２７０１およびドレイン選択ゲート２７４１、ならびにそれらに電気的に連結されたメモリセル列２７２１は、各柱２３５の実質的に垂直な（例えば、垂直な）側壁の第１の部分に隣接して形成される。ソース選択ゲート２７０２およびドレイン選択ゲート２７４２、ならびにそれらに電気的に連結されたメモリセル列２７２２は、図２Ｄおよび３Ｄに示されるように、それぞれの柱２３５の実質的に垂直な（例えば、垂直な）側壁の第２の部分に隣接して形成される。つまり、各柱２３５の上に２つのメモリセル列がある。
各メモリセル２７２１は、図２Ｄおよび３Ｄに示されるように、それぞれの柱２３５の側壁の第１の部分の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造２５５１の一部分と、半導体構造２５５１の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート２６５２，１とを含む。各メモリセル２７２２は、図２Ｄおよび３Ｄに示されるように、それぞれの柱２３５の側壁の第２の部分の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造２５５２の一部分と、導体構造２５５２の一部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート２６５２，２とを含む。
それぞれ、メモリセル２７２１および２７２２の制御ゲート２６５２，１および２６５２，２は、電荷トラップ２６０の相対する部分、例えば、それぞれ、各柱２３５の側壁の相対する部分を包み込む部分に隣接して形成される。例えば、メモリセル２７２１および２７２２等の２つのメモリセルはそれぞれ、各柱２３５の側壁の相対する部分を包み込んでもよく、例えば、したがって、「ハーフラップ」メモリセルと称され得る。制御ゲート２６５２，１および２６５２，２は、例えば、誘電体（図示せず）、例えば、制御ゲート２６５２，１および２６５２，２、したがって、ワード線２８０１および２８０２の間に形成され得るバルク絶縁によって、相互から電気的に絶縁されてもよい。隣接ワード線２８０２は、相互から同様に電気的に絶縁されてもよい。
いくつかの実施形態については、電荷トラップ２６０は、半導体構造２５５１および２５５２を含む、それぞれの柱２３５の周辺に完全に巻き付けられる、連続構造を形成してもよい。例えば、半導体構造２５５１および２５５２にそれぞれ隣接する、電荷トラップ２６０の一部分は、連続的であってもよい。電荷トラップ２６０の一部分は、半導体構造２５５１と半導体構造２５５２との間に配置されてもよい。例えば、半導体構造２５５１と半導体構造２５５２との間に配置される、電荷トラップ２６０の一部分はそれぞれ、図３Ｄに示されるように、それぞれの柱２３５の側壁の相対する部分２３０と直接接触していてもよい。
他の実施形態については、ワード線２８０１および２８０２の間に位置する電荷トラップ２６０の一部分は、個々のワード線２８０１および２８０２を形成した後に、例えば、等方性エッチングを使用して除去されてもよい。これは、電荷トラップ２６０を、それぞれ半導体構造２５５１および２５５２に隣接する、第１および第２の部分に分離する。
例えば、半導体が開口部２１２を充填する実施形態では、誘電体２１６、したがって、誘電体柱２３５が省略され、構造２５５１および２５５２は、図３Ｃおよび３Ｄに示されるように、半導体部分２３１を含む半導体柱であり、電荷トラップ２６０の分離した第１および第２の部分は、図３Ｄの破線２９１によって示されるように、構造２５５１および２５５２を（例えば、完全に）包み込んでもよく、破線２９１の間の電荷トラップ２６０の一部分および誘電体柱２３５は、省略されている。
ソース選択ゲート２７０１および２７０２、ならびにドレイン選択ゲート２７４１および２７４２は、図３Ｄのメモリセル２７２について示されるものと実質的に同じ（例えば、同じ）断面を有する。例えば、ソース選択ゲート２７０１は、図２Ｄに示されるように、それぞれの柱２３５の側壁の第１の部分に隣接する、そのチャネル領域としての半導体構造２５５１の一部分と、半導体構造２５５１の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート２６５１，１とを含んでもよい。ソース選択ゲート２７０２は、図２Ｄに示されるように、それぞれの柱２３５の側壁の第２の部分に隣接する、そのチャネル領域としての半導体構造２５５２の一部分と、半導体構造２５５２の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート２６５１，２とを含んでもよい。ドレイン選択ゲート２７４１は、図２Ｄに示されるように、それぞれの柱２３５の側壁の第１の部分に隣接する、そのチャネル領域としての半導体構造２５５１の他方の部分と、半導体構２５５１の他方の部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート２６５３，１の他方の部分とを含んでもよい。ドレイン選択ゲート２７４２は、図２Ｄに示されるように、それぞれの柱２３５の側壁の第２の部分に隣接する、そのチャネル領域としての半導体構造２５５２の他方の部分と、半導体構２５５２の他方の部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート２６５３，２とを含んでもよい。ソースおよびドレイン選択ゲートは、プログラム可能となり得て、すなわち、それらの閾値電圧を変えることが可能であり、プログラムされてもよく、またはプログラムされないままであってもよい。
図４Ａ〜４Ｅおよび５Ａ〜５Ｅは、他の実施形態による、製造の種々の段階中のメモリアレイ４００の一部分の断面図である。メモリアレイ４００は、図１のメモリアレイ１０４の一部分を形成してもよい。同様の（例えば、同じ）構成要素を表すために、共通番号が、図４Ａ〜４Ｅおよび５Ａ〜５Ｅで、ならびに図２Ａ〜２Ｄおよび３Ａ〜３Ｄで使用される。
図４Ａは、図５Ａの線４Ａ‐４Ａに沿って得られたメモリアレイ４００の断面図（平行線が省略されている）であり、図５Ａは、図４Ａの線５Ａ‐５Ａに沿って得られた断面図（平行線が省略されている）である。図４Ａおよび５Ａの構造の形成は、上で説明されるように、図２Ａおよび３Ａの構造の形成と実質的に同じであってもよい。
図５Ａの開口部４１２の断面の形状が、図３Ａの開口部２１２の断面の形状とは異なることを除いて、開口部２１２について図２Ａおよび３Ａと併せて上で説明されるように、開口部４１２が形成されてもよい。図５Ａの半導体２１４の断面の形状が、図３Ａの半導体２１４の断面の形状とは異なることを除いて、開口部２１２について図２Ａおよび３Ａと併せて上で説明されるように、開口部４１２を裏打ちする、または充填するよう、半導体２１４が開口部４１２の中に形成されてもよい。開口部４１２が半導体２１４で裏打ちされるのみである実施形態では、図５Ａの柱構造４３５の断面の形状が、図３Ａの柱２３５の断面の形状とは異なることを除いて、柱２３５について図２Ａおよび３Ａと併せて上で説明されるように、実質的に垂直な（例えば、垂直な）誘電体柱構造４３５が、開口部２１２内で誘電体２１６から形成される。
図４Ｂは、図５Ｂの線４Ｂ‐４Ｂに沿って得られたメモリアレイ４００の断面図（平行線が省略されている）であり、図５Ｂは、図４Ｂの線５Ｂ‐５Ｂに沿って得られた断面図（平行線が省略されている）である。図４Ｂおよび５Ｂの構造の形成は、上で説明されるように、図２Ｂおよび３Ｂの構造の形成と実質的に同じであってもよい。例えば、フォトレジストのマスク（図示せず）が、例えば、図４Ａの構造を覆って形成され、ハードマスク２１０の一部分と、ハードマスク２１０の露出部分の下の誘電体２０６および２０８と、半導体２２０の一部分と、半導体２１４の一部分、例えば、半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分とを露出するために、パターン化されてもよい。
次いで、ハードマスク２１０ならびに誘電体２０６および２０８の露出部分が、例えば、図２Ｂおよび３Ｂと併せて上で説明されるように除去される。続いて、半導体２２０の露出部分（図４Ｂ）、および半導体２１４の一部分、例えば、半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分（図５Ｂ）が、誘電体２０４および２１６の上または内側で止まって、例えば、図２Ｂおよび３Ｂと併せて上で説明されるように除去される。例えば、半導体２２０の一部分の除去は、誘電体２１６の上または内側で止まり、導体２１４の実質的に垂直な側壁の一部分の除去は、誘電体２０４の上または内側で止まる。半導体２２０の一部分および導体２１４の一部分を除去するエッチングは、ハードマスク２１０ならびに誘電体２０６および２０８の一部分を除去するエッチングとは異なるケミストリを有してもよく、かつそのエッチングと共にインサイチュで行われてもよい。
半導体２１４の実質的に垂直な（例えば、垂直な）側壁の一部分の除去は、図５Ｂに示されるように、各柱構造４３５の実質的に垂直な（例えば、垂直な）側壁の一部分４３０を露出し、半導体２２０の一部分の除去は、図４Ｂおよび５Ｂに示されるように、各柱構造４３５の上面４３２の一部分を露出する。犠牲誘電体２０６の一部分、誘電体２０４および２０８の一部分、ならびにハードマスク２１０の一部分は、半導体２１４の側壁に隣接した（例えば、側壁の上にある）、すなわち、半導体２１４の実質的に垂直な（例えば、垂直な）側壁に隣接したままであることに留意されたい。
各柱４３５の実質的に垂直な（例えば、垂直な）側壁の一部分４３０からの半導体２１４の除去は、図４Ｂおよび５Ｂに示されるように、半導体２１４から、各柱４３５の実質的に垂直な（例えば、垂直な）側壁の残りの部分に隣接する（例えば、側壁の上にある）、２つの、分離した、相対する、実質的に垂直な（例えば、垂直な）、隣接する半導体構造４１４１および４１４２を形成する。例えば、柱構造４３５の側壁の対向部分４３０は、半導体構造４１４１および４１４２の間に配置され、それらを互いに分離する。その一部分の除去によって分離される、半導体２２０の一部分はそれぞれ、図４Ｂおよび５Ｂに示されるように、半導体構造４１４１および４１４２に電気的に（例えば、それらとの直接物理的接触によって）連結されることに留意されたい。
次いで、図４Ｂおよび５Ｂの構造は、図４Ｃおよび５Ｃの構造を形成するようにパターン化されてもよく、図４Ｃは、図５Ｃの線４Ｃ‐４Ｃに沿って得られたメモリアレイ４００の断面図（平行線が省略されている）であり、図５Ｃは、図４Ｃの線５Ｃ‐５Ｃに沿って得られた断面図（平行線が省略されている）である。例えば、フォトレジストのマスク（図示せず）が、例えば、図４Ｂおよび５Ｂの構造を覆って形成され、開口部４４０を形成するため、例えば、半導体構造４１４１および４１４２の一部分、各柱を覆う半導体２２０の一部分、および各柱構造４３５の一部分の除去のためにパターン化されてもよい。例えば、開口部４４０は、図５Ｃに示されるように、誘電体２１６を通して形成され、半導体構造４１４１および４１４２を通って延在する。
次いで、それぞれの柱構造４３５の上または内側で止まる、エッチング等によって（例えば、ポリシリコンに対して選択的であるエッチングを使用して）、柱構造４３５を覆う各半導体２２０の一部分、ならびに除去のためにパターン化された各柱構造４３５の上面４３２より上側に延在する半導体構造４１４１および４１４２のうちのそれぞれの一部分が除去され、それにより、それぞれの開口部４４０の上部分を形成する。続いて、半導体２０２の上または内側で止まる、エッチング等によって（例えば、それぞれの開口部４４０の上部分を形成するために使用されるものとは異なるエッチングケミストリを使用して）、除去のためにパターン化された半導体構造４１４１および４１４２のうちのそれぞれの残りの部分、および各柱の一部分が除去され、それにより、それぞれの開口部４４０の残りを形成する。
各開口部４４０の形成は、図５Ｃに示されるように、各柱構造４３５から２本の別個の柱４４５１および４４５２を形成する。各開口部４４０の形成はまた、互いに分離される半導体構造４５５１および半導体構造４５５２を、各半導体構造４１４１から形成し、互いに分離される半導体構造４５５１および半導体構造４５５２を、各半導体構造４１４２から形成する。半導体構造４５５１はそれぞれ、図５Ｃに示されるように、各柱４４５１の側壁の相対する部分（例えば、反対の角）に隣接し（例えば、相対する部分の上にあり）、互いに分離される。半導体構造４５５２はそれぞれ、図５Ｃに示されるように、各柱４４５２の側壁の相対する部分（例えば、反対の角）に隣接し（例えば、相対する部分の上にあり）、互いに分離される。これは、柱４４５１のうちのそれぞれの反対の角の上に、それぞれ半導体構造４５５１があり、柱４４５２のうちのそれぞれの反対の角の上に、それぞれ半導体構造４５５２があることを意味する。
例えば、各柱構造４３５（図５Ｂ）の側壁の一部分４３０からの半導体２１４の除去、および各開口部４４０（図５Ｃ）の形成の組み合わせは、各柱構造４３５の上の半導体２１４から４つの別個の半導体を形成する。半導体構造４５５２および４５５２は、図４Ｂに示されるように、それぞれの柱４４５２の下に位置する、半導体２１４の底部によって、ともに接続されたままであってもよいことに留意されたい。同様に、半導体構造４５５１および４５５１は、それぞれの柱４４５１（図示せず）の下に位置する、半導体２１４の底部によって、ともに接続されたままであってもよい。各半導体構造４５５の端部はそれぞれ、図５Ｃに示されるように、互いに実質的に垂直である（例えば、垂直である）平面によって交差されてもよく、例えば、端部は、約９０度離れていてもよい。
半導体構造４１４１に連結される半導体２２０の部分は、２つの部品がそれぞれ、一組の半導体構造４５５１および４５５２に電気的に連結される（例えば、それらとの直接物理的接触によって）ように、開口部４４０の形成中に２つの部品に切り分けられる。半導体構造４１４２に連結される半導体２２０の一部分もまた、２つの部品がそれぞれ、一組の半導体構造４５５１および４５５２に電気的に連結される（例えば、それらとの直接物理的接触によって）ように、開口部４４０の形成中に２つの部品に切り分けられる。
図４Ｃおよび５Ｃに示されるように、各柱４４５１は、実質的に垂直な（例えば、垂直な）側壁４４３１を有し、各柱４４５２は、実質的に垂直な（例えば、垂直な）側壁４４３２を有する。各側壁４４３１は、露出した実質的に垂直な（例えば、垂直な）部分４４２１と、単一の柱構造４３５の露出部分４３０と同じである、露出した実質的に垂直な（例えば、垂直な）部分４４７１とを有する。例えば、部分４４２１および４４７１以外の各側壁４４３１の残りの部分は、半導体構造４５５１によって覆われる。各側壁４４３２は、露出した実質的に垂直な（例えば、垂直な）部分４４２２と、単一の柱構造４３５の露出部分４３０と同じである、露出した実質的に垂直な（例えば、垂直な）部分４４７２とを有する。例えば、部分４４２２および４４７２以外の各側壁４４３２の残りの部分は、半導体構造４５５２によって覆われる。露出部分４４２および４４７は、反対方向に向いてもよいことに留意されたい。
図５Ｃの線４Ｂ‐４Ｂに沿って得られ、図４Ｂで示される断面図は、開口部４４０の形成による影響を実質的に受けない（例えば、影響を受けない）ことに留意されたい。つまり、開口部４４０の形成前の図５Ｂの線４Ｂ‐４Ｂに沿って得られた断面図、および開口部４４０の形成後の図５Ｃの線４Ｂ‐４Ｂに沿って得られた断面図は、図５Ｂおよび５Ｃの線４Ｂ‐４Ｂに沿って得られた両方の断面図に対応するように、図４Ｂから明白であるものと実質的に同じ（例えば、同じ）ままである。
図４Ｄは、図５Ｄの線４Ｄ‐４Ｄに沿って得られたメモリアレイ４００の断面図（断面を示すハッチングが省略されている）であり、図５Ｄは、図４Ｄの線５Ｄ‐５Ｄに沿って得られた断面図（断面を示すハッチングが省略されている）である。図４Ｄおよび５Ｄの構造の形成は、上で説明されるように、図２Ｃおよび３Ｃの構造の形成と実質的に同じであってもよい。次いで、例えば、図２Ｃおよび３Ｃと併せて上で説明されるように、例えば、犠牲誘電体２０６が、誘電体２０４および２０８ならびに半導体構造４５５１および４５５２から除去され、犠牲ハードマスク２１０が、誘電体２０８から除去される。これは、誘電体２０４および２０８ならびに半導体構造４５５１および４５５２を露出する。次いで、連続する電荷トラップ２６０を形成するもの等の複数の電荷貯蔵構造が、例えば、図２Ｃおよび３Ｃと併せて上で説明されるように、誘電体２０４および２０８、半導体構造４５５１および４５５２、ならびに各柱４４５の実質的に垂直な（例えば、垂直な）側壁４４３の一部分４４２および４４７に隣接して、図４Ｄおよび５Ｄに示されるように、実質的に同時に（例えば、同時に）形成される。
図４Ｅは、図５Ｅの線４Ｅ‐４Ｅに沿って得られたメモリアレイ４００の断面図（断面を示すハッチングが省略されている）であり、図５Ｅは、図４Ｅの線５Ｅ‐５Ｅに沿って得られた断面図（断面を示すハッチングが省略されている）である。図４Ｅおよび５Ｅの構造の形成は、上で説明されるように、図２Ｄおよび３Ｄの構造の形成と実質的に同じであってもよい。例えば、制御ゲート４６５は、例えば、制御ゲート２６５について図２Ｄおよび３Ｄと併せて上で説明されるように、導体から形成される。
例えば、図４Ｅおよび５Ｅに示されるように、制御ゲート４６５１，１および４６５１，２はそれぞれ、ソース選択ゲート４７０２，１および４７０２，２等の選択ゲートの制御ゲートであり、制御ゲート４６５２，１および４６５２，２はそれぞれ、メモリセル（例えば、不揮発性メモリセル）４７２２，１および４７２２，２の制御ゲートであり、制御ゲート４６５３，１および４６５３，２はそれぞれ、ドレイン選択ゲート４７４２，１および４７４２，２等の制御ゲートである。制御ゲート４６５２，１および４６５２，２はそれぞれ、図５Ｅに示されるように、アクセス線（例えば、ワード線４８０１および４８０２）の一部分を形成してもよい。例えば、制御ゲート４６５２，１および４６５２，２はそれぞれ、ワード線４８０１および４８０２に連結されてもよい。同様に、制御ゲート４６５１，１および４６５１，２はそれぞれ、ソース選択線の一部分を形成し、制御ゲート４６５３，１および４６５３，２はそれぞれ、ドレイン選択線の一部分を形成する。例えば、制御ゲート４６５１，１および４６５１，２はそれぞれ、ソース選択線に連結されてもよく、制御ゲート４６５３，１および４６５３，２はそれぞれ、ドレイン選択線に連結されてもよい。メモリセル４７２は、ワード線４８０および電荷トラップ２６０の各交差点に位置し、ソース選択ゲート４７０は、ソース選択線および電荷トラップ２６０の各交差点に位置し、ドレイン選択ゲート４７４は、ドレイン選択線および電荷トラップ２６０の各交点に位置することに留意されたい。
制御ゲート４６５を形成した後に、電荷トラップ２６０の一部分、誘電体２０８、および誘電体２０４の一部分が、随意で、例えば、図２Ｄおよび３Ｄと併せて上で説明されるように、除去されてもよく、図４Ｅに示されるように、柱構造４３５のうちのそれぞれの上面の一部分、柱２３５のうちのそれぞれに隣接する半導体２２０の一部分、半導体構造４５５の上端、それらの上端に隣接する半導体構造４５５の側壁の一部分、ならびに制御ゲート４６５３，１および４６５３，２のうちのそれぞれの上面を露出する。
次いで、例えば、図２Ｄと併せて上で説明されるように、ソース／ドレイン領域２７５（例えば、ドレイン）が、図４Ｅに示されるように、露出した半導体２２０、およびそれらの上端に隣接する半導体構造４５５の側壁の露出部分の中に形成され（例えば、埋め込まれ）てもよい。ソース／ドレイン領域２７７（例えば、ソース線）が、例えば、図２Ｄと併せて上で説明されるように、半導体２０２の露出部分の中で、例えば、ソース／ドレイン領域２７５と実質的に同時に（例えば、同時に）形成され（例えば、埋め込まれ）てもよい。ビット線等のデータ線（図示せず）が、例えば、図２Ｄと併せて上で説明されるように、接点によって、ソース／ドレイン領域２７５、したがって、ドレイン選択ゲート４７４２，１および２７４２，２に電気的に連結されてもよい。ソース／ドレイン領域２７７は、半導体構造４５５２によってソース選択ゲート４７０２，１および４７０２，２に電気的に連結される。
柱４４５２のうちのそれぞれに隣接して（例えば、それぞれの上に）形成された２つの半導体構造４５５２はそれぞれ、メモリセル４７２２，１および４７２２，２のチャネル領域を形成し、メモリセル列４７２２，１および４７２２，２（例えば、ＮＡＮＤ列）を形成するようにメモリセル４７２２，１および４７２２，２を直列に電気的に連結する。言い換えれば、メモリセル列４７２２，１の動作中に、チャネルをそれぞれの半導体構造４５５２の中に形成することができ、メモリセル列４７２２，２の動作中に、チャネルをそれぞれの半導体構造４５５２の中に形成することができる。図４Ｅに示されるように、半導体構造４５５２のうちの１つは、メモリセル列４７２２，１を、その列の一端においてソース選択ゲート４７０２，１に直列に電気的に連結し、ドレイン選択ゲート４７４２，１を、その列の反対端に直列に連結し、他方の半導体構造４５５２は、メモリセル列４７２２，２を、その列の一端においてソース選択ゲート４７０２，２に直列に電気的に連結し、ドレイン選択ゲート４７４２，２を、その列の反対端に直列に連結する。
図４Ｅおよび５Ｅに示されるように、ソース選択ゲート４７０２，１、ドレイン選択ゲート４７４２，１、およびそれらに電気的に連結されたメモリセル列４７２２，１は、各柱４４５２の実質的に垂直な（例えば、垂直な）側壁の第１の部分に隣接して形成され、ソース選択ゲート４７０２，２、ドレイン選択ゲート４７４２，２、およびそれらに電気的に連結されたメモリセル列４７２２，２は、各柱４４５２の実質的に垂直な（例えば、垂直な）側壁の第２の部分に隣接して形成される。つまり、各柱４４５２に隣接して（例えば、その上に）、ソースおよびドレイン選択ゲートがそれらに連結されている、２つのメモリセル列がある。
柱４４５１に隣接して（例えば、その上に）、ソースおよびドレイン選択ゲートがそれらに連結されている、２つのメモリセル列がある。例えば、柱４４５１のうちのそれぞれに隣接して（例えば、その上に）形成された２つの半導体構造４５５１はそれぞれ、メモリセル４７２１，１および４７２１，２（図５Ｅ）のチャネル領域を形成し、メモリセル列４７２１，１および４７２１，２（例えば、ＮＡＮＤ列）を形成するように、メモリセル４７２１，１および４７２１，２を直列に電気的に連結する。これらの列のそれぞれの端部はそれぞれ、２つの半導体構造４５５１のうちのそれぞれ１つによって、ソース選択ゲートおよびドレイン選択ゲートに連結される。直列に連結されたメモリセル列４７２１，１（例えば、ＮＡＮＤ列）、ならびにその端部にそれぞれ直列に連結されたソースおよびドレイン選択ゲートは、それぞれの柱４４５１の側壁の第１の部分に隣接して位置し、直列に連結されたメモリセル列４７２１，２（例えば、ＮＡＮＤ列）、ならびにその端部にそれぞれ直列に連結されたソースおよびドレイン選択ゲートは、それぞれの柱４４５１の側壁の第２の部分に隣接して位置する。
各メモリセル４７２１，１は、図５Ｅに示されるように、それぞれの柱４４５１の側壁４４３１（図５Ｄ）の第１の部分（例えば、角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造４５５１の一部分と、半導体構造４５５１の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート４６５２，１とを含む。各メモリセル４７２１，２は、図５Ｅに示されるように、それぞれの柱４４５１の側壁４４３１の第２の部分（例えば、反対の角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての他方の半導体構造４５５１の一部分と、他方の半導体構造４５５１の一部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート４６５２，２とを含む。例えば、メモリセル４７２１，１およびメモリセル４７２１，２は、柱４４５１の側壁４４３１の一部分を包み込んでもよい。
各メモリセル４７２２，１は、図４Ｅおよび５Ｅに示されるように、それぞれの柱４４５２の側壁４４３２（図５Ｄ）の第１の部分（例えば、角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造４５５２の一部分と、半導体構造４５５２の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート４６５２，１とを含む。各メモリセル４７２２，２は、図４Ｅおよび５Ｅに示されるように、それぞれの柱４４５２の側壁４４３２の第２の部分（例えば、反対の角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての他方の半導体構造４５５２の一部分と、他方の半導体構造４５５２の一部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート４６５２，２とを含む。例えば、メモリセル４７２２，１およびメモリセル４７２２，２は、柱４４５２の側壁４４３２の一部分を包み込んでもよい。４つのメモリセル、例えば、メモリセル４７２１，１、４７２１，２、４７２２，１、および４７２２，１はそれぞれ、柱構造４３５の４つの角を包み込み、例えば、したがって、「クオーターラップ」メモリセルと称され得ることに留意されたい。
制御ゲート４６５２，１および４６５２，２、したがって、ワード線４８０１および４８０２は、例えば、ワード線４８０１および４８０２の間に形成され得る、誘電体（図示せず）、例えば、バルク絶縁によって、互いに電気的に絶縁されてもよい。隣接ワード線４８０２は、同様に、互いに絶縁されてもよい。
いくつかの実施形態については、電荷トラップ２６０は、それに隣接する２つの半導体構造４５５１を含む、柱４４５１の周辺に完全に巻き付けられ、かつそれに隣接する２つの半導体構造４５５２を含む、柱４４５２の周辺に完全に巻き付けられる、連続構造を形成してもよい。電荷トラップ２６０の一部分は、側壁４４３２上の２つの半導体構造４５５２の間に配置されてもよく、電荷トラップ２６０の一部分は、側壁４４３１上の２つの半導体構造４５５１の間に配置されてもよい。誘電体、例えば、バルク絶縁が、柱４４５１および４４５２の周辺に巻き付けられた電荷トラップ２６０の一部分の間に位置する、開口部４８５、すなわち、開口部４４０（図５Ｃ）の残りの部分の中に形成されてもよい。
それぞれ、側壁４４３１および４４３２の一部分４４２１および４４２２はそれぞれ、図５Ｅに示されるように、相互に対面してもよい。部分４４２１および４４２２は、電荷トラップ２６０の一部分によって覆われているが、半導体構造４５５の一部分等の導体が欠けていることに留意されたい。
ソース選択ゲート４７０およびドレイン選択ゲート４７４は、図５Ｅのメモリセル４７２について示されるものと実質的に同じ（例えば、同じ）断面を有する。各ソース選択ゲート４７０２，１は、図４Ｅに示されるように、それぞれの柱４４５２の側壁の第１の部分（例えば、角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造４５５２の一部分と、半導体構造４５５２の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート４６５１，１とを含む。各ソース選択ゲート４７０２，２は、図４Ｅに示されるように、それぞれの柱４４５２の側壁の第２の部分（例えば、反対の角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての他方の半導体構造４５５２の一部分と、他方の半導体構造４５５２の一部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート４６５１，２とを含む。例えば、ソース選択ゲート４７０２，１およびソース選択ゲート４７０２，２は、メモリセル４７２２，１および４７２２，２について図５Ｅに示されるのと同様に、柱４４５２の側壁の一部分を包み込んでもよい。４つのソース選択ゲートはそれぞれ、柱構造４３５の４つの角を包み込み、例えば、したがって、「クオーターラップ」ソース選択ゲートと称され得ることに留意されたい。
各ドレイン選択ゲート４７４２，１は、図４Ｅに示されるように、それぞれの柱４４５２の側壁の第１の部分（例えば、角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての半導体構造４５５２の一部分と、半導体構造４５５２の一部分に隣接する電荷トラップ２６０の一部分と、電荷トラップ２６０の一部分に隣接する制御ゲート４６５３，１とを含む。各ドレイン選択ゲート４７４２，２は、図４Ｅに示されるように、それぞれの柱４４５２の側壁の第２の部分（例えば、反対の角）の外面に隣接する（例えば、それと直接接触している）、そのチャネル領域としての他方の半導体構造４５５２の一部分と、他方の半導体構造４５５２の一部分に隣接する電荷トラップ２６０の他方の部分と、電荷トラップ２６０の他方の部分に隣接する制御ゲート４６５３，２とを含む。例えば、ドレイン選択ゲート４７４２，１およびドレイン選択ゲート４７４２，２は、メモリセル４７２２，１および４７２２，２について図５Ｅに示されるのと同様に、柱４４５２の側壁の一部分を包み込んでもよい。４つのドレイン選択ゲートはそれぞれ、柱構造４３５の４つの角を包み込み、例えば、したがって、クオーターラップドレイン選択ゲートと称され得ることに留意されたい。ソースおよびドレイン選択ゲートは、プログラム可能となり得て、かつプログラムされてもよく、またはプログラムされないままであってもよい。
図５Ｅに示されるように、ワード線４８０１は、それぞれ、異なる柱４４５１および４４５２の上で、メモリセル４７２１，１および４７２２，１に共通して連結され、ワード線４８０２は、それぞれ、異なる柱４４５１および４４５２の上で、メモリセル４７２１，２および４７２２，２に共通して連結されることに留意されたい。
図３Ｄを参照すると、アクセス線（例えば、ワード線）ピッチＷＬＰｉｔｃｈ２００およびデータ線（例えば、ビット線）ピッチＢＬＰｉｔｃｈ２００が、メモリアレイ２００について示されている。ワード線ピッチＷＬＰｉｔｃｈ２００は、以下のように表されてもよく、
ＷＬＰｉｔｃｈ２００＝ＷＳ＋２（Ｒ＋Ｗ）＋ＣＴＦ＋Ｔｓｉ （１）
ビット線ピッチＢＬＰｉｔｃｈ２００は、以下のように表されてもよく、
ＢＬＰｉｔｃｈ２００＝Ｗ＋２Ｔｓｉ＋２ＣＴＦ＋ＯＤ （２）
距離ＷＳ、（Ｒ＋Ｗ）、ＣＴＦ、Ｗ、およびＴｓｉは、図３Ｄに示されている。
ビット線ピッチが、例えば、ワード線方向で、ワード線に共通して連結されたメモリセルのピッチであってもよい一方で、ワード線ピッチは、ビット線方向でのメモリセルのピッチであってもよい。半導体構造２５５の厚さ（例えば、項Ｔｓｉ）は、ピッチＢＬＰｉｔｃｈ２００において２回発生することに留意されたい。
図５Ｅを参照すると、アクセス線（例えば、ワード線）ピッチＷＬＰｉｔｃｈ４００およびデータ線（例えば、ビット線）ピッチＢＬＰｉｔｃｈ４００が、メモリアレイ４００について示されている。ワード線ピッチＷＬＰｉｔｃｈ４００は、以下のように表されてもよく、
ＷＬＰｉｔｃｈ４００＝ＷＳ＋２（Ｒ＋Ｗ）＋ＣＴＦ＋Ｔｓｉ （３）
ビット線ピッチＢＬＰｉｔｃｈ４００は、以下のように表されてもよく、
ＢＬＰｉｔｃｈ４００＝０．５ＰＳ＋０．５Ｗ＋（Ｒ＋Ｗ）＋Ｔｓｉ＋ＣＴＦ （４）
距離ＷＳ、（Ｒ＋Ｗ）、ＣＴＦ、ＰＳ、Ｗ、およびＴｓｉは、図５Ｅに示されている。距離ＰＳは、ＷＳと実質的に同じ（例えば、同じ）であってもよい。半導体構造４５５の厚さ（例えば、項Ｔｓｉ）は、ピッチＢＬＰｉｔｃｈ４００において１回発生することに留意されたい。
図６は、従来技術による、上から見た時のメモリアレイ６００の断面図（断面を示すハッチングが省略されている）である。図６は、図３Ｄおよび５Ｅの図と類似している。メモリアレイ６００は、アクセス線、例えば、ワード線６８０に連結される、複数のメモリセル６７２を含む。各メモリセル６７２は、誘電体から形成されてもよい、柱６３５の側壁（例えば、周辺）に完全に巻き付けられる。したがって、メモリセル６７２は、図３Ｄのメモリアレイ２００の「ハーフラップ」メモリセル２７２、および図５Ｅのメモリアレイ４００の「クオーターラップ」メモリセル４７２と比較して、「フルラップ」メモリセルと称され得る。直列に連結されたメモリセル列６７２が、各柱６３５に隣接して形成され、すなわち、１本の柱６３５につき一列である。
各メモリセル６７２は、それぞれの柱６３５に隣接して形成され、かつそれに完全に巻き付けられた半導体６１４を含む。電荷トラップ６６０が、それぞれの半導体６１４に隣接して形成され、かつそれに完全に巻き付けられる。それぞれのワード線６８０の一部分を形成する、制御ゲート６６５が、それぞれの電荷トラップ６６０に隣接して形成され、かつそれに完全に巻き付けられる。
図６を参照すると、アクセス線（例えば、ワード線）ピッチＷＬＰｉｔｃｈＰＡおよびデータ線（例えば、ビット線）ピッチＢＬＰｉｔｃｈＰＡが、メモリアレイ６００について示されている。ワード線ピッチＷＬＰｉｔｃｈＰＡは、以下のように表されてもよく、
ＷＬＰｉｔｃｈＰＡ＝ＷＳ＋２（Ｒ＋Ｗ）＋２ＣＴＦ＋２Ｔｓｉ＋ＯＤ （５）
ビット線ピッチＢＬＰｉｔｃｈＰＡは、以下のように表されてもよく、
ＢＬＰｉｔｃｈＰＡ＝Ｗ＋２ＣＴＦ＋２Ｔｓｉ＋ＯＤ （６）
距離ＷＳ、（Ｒ＋Ｗ）、ＣＴＦ、ＯＤ、Ｗ、およびＴｓｉは、図６に示されている。典型的な値については、ＣＴＦ＝２０ｎｍ、Ｔｓｉ＝１０ｎｍ、ＯＤ＝３０ｎｍ、ＷＳ＝３０ｎｍ、Ｒ＝１０ｎｍ、およびＷ＝１０ｎｍ、ＷＬＰｉｔｃｈＰＡ＝１６０ｎｍおよびＢＬＰｉｔｃｈＰＡ＝１００ｎｍである。
メモリアレイ２００および４００についての等式（１）および（３）によってそれぞれ求められる、ワード線ピッチＷＬＰｉｔｃｈ２００およびＷＬＰｉｔｃｈ４００は同じである。等式（５）から等式（１）および（３）のいずれか一方を引くことにより、従来技術の「フルラップ」メモリセルのワード線ピッチＷＬＰｉｔｃｈＰＡと、それぞれ「ハーフラップ」および「クオーターラップ」セルに対するワード線ピッチＷＬＰｉｔｃｈ２００およびＷＬＰｉｔｃｈ４００との間の差が得られ、
ΔＷＬＰｉｔｃｈ＝ＣＴＦ＋Ｔｓｉ＋ＯＤ （７）
となり、明白にゼロよりも大きい。
ＣＴＦ＝２０ｎｍ、Ｔｓｉ＝１０ｎｍ、およびＯＤ＝３０ｎｍという典型的な値については、ΔＷＬＰｉｔｃｈ＝６０ｎｍである。つまり、「ハーフ」および「クオーターラップ」メモリセルに対するワード線ピッチは、典型的な値に基づいて、従来技術の「フルラップ」メモリセルに対するワード線ピッチよりも約３８パーセント小さくなることが期待される。
等式（６）から等式（２）を引くことにより、従来技術の「フルラップ」メモリセルのビット線ピッチＢＬＰｉｔｃｈＰＡおよび「ハーフラップ」セルのビット線ピッチＢＬＰｉｔｃｈ２００が同じであることを示す。等式（６）から等式（４）を引くことにより、以下のようになる、従来技術のフルラップ」メモリセルのビット線ピッチＢＬＰｉｔｃｈＰＡと、メモリアレイ４００の「クオーターラップ」セルのビット線ピッチＢＬＰｉｔｃｈ４００との間の差が得られる。
ΔＢＬＰｉｔｃｈ（ＰＡ−４００）＝ＣＴＦ＋Ｔｓｉ＋ＯＤ‐０．５ＰＳ‐Ｒ‐０．５Ｗ （８）
負項にもかかわらず、等式（８）は依然として、典型的には、ゼロよりも大きい数をもたらす。例えば、ＣＴＦ＝２０ｎｍ、Ｔｓｉ＝１０ｎｍ、ＯＤ＝３０ｎｍ、ＰＳ＝３０ｎｍ、Ｒ＝１０ｎｍ、およびＷ＝１０ｎｍという典型的な値については、ΔＢＬＰｉｔｃｈ（ＰＡ−４００）＝３０ｎｍである。つまり、「クオーターラップ」メモリセルに対するビット線ピッチは、典型的な値に基づいて、従来技術の「フルラップ」メモリセルに対するビット線ピッチよりも約３０パーセント小さくなることが期待される。従来技術の「フルラップ」メモリセルのビット線ピッチおよび「ハーフラップ」セルのビット線ピッチが同じであるため、「クオーターラップ」メモリセルに対するビット線ピッチは、「ハーフラップ」メモリセルに対するビット線ピッチよりも約３０パーセント小さくなることが期待されることに留意されたい。誘電体柱を伴う実施形態については、これは、部分的に、ワード線方向にあり、単一のワード線４８０に共通して連結された隣接「クオーターラップ」メモリセルが、単一の開口部の中に形成された単一の誘電体柱構造４３５（図５Ｂ）から形成される、柱４４５１および４４５２（図５Ｅ）に隣接して位置するが、ワード線方向にあり、単一のワード線２８０に共通して連結された隣接「ハーフラップ」メモリセルが、別個の開口部の中に形成された別個の誘電体から形成される、別個の柱２３５（図３Ｄ）に隣接して位置するためである。
［結論］具体的実施形態が本明細書で図示および説明されているが、同じ目的を達成するように計算される任意の配設が、示された具体的実施形態に代替されてもよいことが、当業者によって理解されるであろう。実施形態の多くの適合が、当業者に明白となるであろう。したがって、本願は、実施形態のいかなる適合または変形をも対象とすることを目的としている。
２００ メモリアレイ
２０２ 半導体
２０４ 誘電体
２０６ 誘電体
２０８ 誘電体
２１０ ハードマスク
２１２ 開口部
２１４ 半導体
２１６ 誘電体
２２０ 半導体
２３５ 誘電体柱
２５５ 半導体構造
２６０ 電荷トラップ
２６５ 制御ゲート
２７０ ソース選択ゲート
２７２ メモリセル
２７４ ドレイン選択ゲート
２７５ ソース／ドレイン領域
２７７ ソース／ドレイン領域
２８０ アクセス線（ワード線）
４００ メモリアレイ
４３５ 誘電体柱構造
４４０ 開口部
４４５ 誘電体柱
４５５ 半導体構造
４６５ 制御ゲート
４７０ ソース選択ゲート
４７２ メモリセル
４７４ ドレイン選択ゲート
４８０ アクセス線（ワード線）

Claims (10)

  1. メモリアレイであって、
    実質的に垂直な第１及び第２の半導体構造と、
    直列に結合された第１のメモリセルのストリングであって、前記第１のメモリセルの各々が、前記第１の半導体構造に隣接する第１の電荷蓄積構造のそれぞれの一部分と、前記第１の電荷蓄積構造の前記それぞれの一部分に隣接する第１の制御ゲートとを含む、第１のメモリセルのストリングと、
    直列に結合された第２のメモリセルのストリングであって、前記第２のメモリセルの各々が、前記第２の半導体構造に隣接する第２の電荷蓄積構造のそれぞれの一部分と、前記第２の電荷蓄積構造の前記それぞれの一部分に隣接する第２の制御ゲートとを含む、第２のメモリセルのストリングと、
    を備え、
    前記第１の電荷蓄積構造が前記第１の半導体構造の周囲に完全に巻き付いており、前記第２の電荷蓄積構造が前記第２の半導体構造の周囲に完全に巻き付いており、
    前記第１及び第２の半導体構造の間には制御ゲートが配置されていない、メモリアレイ。
  2. 前記第１の電荷蓄積構造と前記第２の電荷蓄積構造とは互いに離間されている、請求項１記載のメモリアレイ。
  3. 前記第１の制御ゲートは前記第２の制御ゲートから電気的に分離されている、請求項１記載のメモリアレイ。
  4. 前記第１の半導体構造によって、直列に結合された前記第１のメモリセルのストリングと直列に結合された第１の選択ゲートと、前記第２の半導体構造によって、直列に結合された前記第２のメモリセルのストリングと直列に結合された第２の選択ゲートと、を更に備える、請求項１記載のメモリアレイ。
  5. 前記第１の選択ゲートは、前記第１の電荷蓄積構造の他の部分と、前記第１の電荷蓄積構造の前記他の部分に隣接する制御ゲートとを含み、前記第２の選択ゲートは、前記第２の電荷蓄積構造の他の部分と、前記第２の電荷蓄積構造の前記他の部分に隣接する制御ゲートとを含む、請求項４記載のメモリアレイ。
  6. 前記第１及び第２の選択ゲートはプログラム可能である、請求項４記載のメモリアレイ。
  7. 前記第１及び第２の半導体構造の各々の中に、それらの上端に隣接するそれぞれのソース／ドレイン領域を更に備える、請求項１記載のメモリアレイ。
  8. メモリアレイを形成する方法であって、
    半導体を形成することと、
    前記半導体の一部分を除去して、実質的に垂直な第１及び第２の半導体構造を形成することと、
    前記第１の半導体構造の周囲に完全に巻き付く第１の電荷蓄積構造を形成することと、
    前記第２の半導体構造の周囲に完全に巻き付く第２の電荷蓄積構造を形成することと、
    前記第１の電荷蓄積構造に隣接する複数の第１の制御ゲートを形成して、直列に結合された第１のメモリセルのストリングを形成することであって、前記第１のメモリセルの各々が、前記第１の電荷蓄積構造のそれぞれの一部分と、前記第１の電荷蓄積構造の前記それぞれの一部分に隣接する、前記複数の第１の制御ゲートのうちの第１の制御ゲートとを含む、ことと、
    前記第２の電荷蓄積構造に隣接する複数の第２の制御ゲートを形成して、直列に結合された第２のメモリセルのストリングを形成することであって、前記第２のメモリセルの各々が、前記第２の電荷蓄積構造のそれぞれの一部分と、前記第２の電荷蓄積構造の前記それぞれの一部分に隣接する、前記複数の第２の制御ゲートのうちの第２の制御ゲートとを含む、ことと、
    を含む方法。
  9. 前記複数の第２の制御ゲートから前記複数の第１の制御ゲートを電気的に分離することを更に含む、請求項８記載の方法。
  10. 前記半導体の前記一部分を除去して、前記第１及び第２の半導体構造を形成することは、前記第１及び第２の半導体構造をそれらの底部で互いに接続されたままにしておくことを含む、請求項８記載の方法。
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