TWI620307B - 半導體記憶裝置及其製造方法 - Google Patents

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TWI620307B
TWI620307B TW104125668A TW104125668A TWI620307B TW I620307 B TWI620307 B TW I620307B TW 104125668 A TW104125668 A TW 104125668A TW 104125668 A TW104125668 A TW 104125668A TW I620307 B TWI620307 B TW I620307B
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加藤竜也
菊谷圭介
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東芝記憶體股份有限公司
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Abstract

實施形態之半導體記憶裝置包括：半導體柱，其於第1區域內，沿第1方向延伸；第1電極膜，其設置於上述半導體柱之側方，且於上述第1區域內及於與上述第1方向不同之第2方向上與上述第1區域相鄰之第2區域內，沿上述第2方向延伸；第2電極膜，其於上述第1區域內，設置於上述半導體柱與上述第1電極膜之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極膜之間；第2絕緣膜，其設置於上述第2電極膜與上述第1電極膜之間；第3絕緣膜，其設置於上述第2絕緣膜與上述第1電極膜之間；第4絕緣膜，其設置於上述第3絕緣膜與上述第1電極膜之間；及接點，其設置於上述第2區域內，且連接於上述第1電極膜。上述第1區域內之上述第1電極膜之上述第1方向之膜厚較上述第2區域內之上述第1電極膜之上述第1方向之膜厚更薄。

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
先前，已提出有一種積層型之半導體記憶裝置，其具有交替地積層絕緣膜與字元線而成之積層體、及貫通該積層體之半導體柱。於該積層型之半導體記憶裝置中，在半導體柱與字元線之每個交叉部分形成記憶胞。於此種積層型之半導體裝置中，較理想為降低字元線之配線電阻。
本發明之實施形態提供一種能夠降低配線電阻之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包括：半導體柱，其於第1區域內，沿第1方向延伸；第1電極膜，其設置於上述半導體柱之側方，且於上述第1區域內及與第1區域於不同於上述第1方向之第2方向上相鄰之第2區域內，沿上述第2方向延伸；第2電極膜，其於上述第1區域內，設置於上述半導體柱與上述第1電極膜之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極膜之間；第2絕緣膜，其設置於上述第2電極膜與上述第1電極膜之間；第3絕緣膜，其設置於上述第2絕緣膜與上述第1電極膜之間；第4絕緣膜，其設置於上述第3絕緣膜與上述第1電 極膜之間；及接點，其設置於上述第2區域內，且連接於上述第1電極膜。上述第1區域內之上述第1電極膜之上述第1方向之膜厚較上述第2區域內之上述第1電極膜之上述第1方向之膜厚更薄。
實施形態之半導體記憶裝置之製造方法包括如下步驟：形成構造體；於上述構造體之表面形成保護膜；於上述構造體之上述第1區域內之上述保護膜之表面形成遮罩；去除上述構造體之上述第1區域之於上述第2方向上相鄰之第2區域內之上述保護膜，而使上述第5絕緣膜露出；去除上述第2區域內之上述第5絕緣膜而使上述第4絕緣膜露出；去除上述遮罩；去除上述保護膜；及於上述第1區域內之上述第5絕緣膜之表面及上述第2區域內之上述第4絕緣膜之表面形成第2電極膜。形成上述構造體之步驟具有如下步驟：於第1方向上交替地積層第1絕緣膜與填充膜而形成積層體；形成於上述第1方向上貫穿上述積層體，且沿著與上述第1方向不同之第2方向之凹槽狀之第1溝槽；介隔上述第1溝槽，去除上述填充膜之上述第1溝槽側之一部分而形成第1凹處；於上述第1凹處之內表面形成第2絕緣膜；埋入上述第1凹處內而形成第1電極膜；於上述第1電極膜之表面形成第3絕緣膜；以半導體材料埋入上述第1溝槽內而形成複數個半導體本體；將上述半導體本體於上述第2方向上分斷而形成複數個半導體柱，並且對每個上述半導體柱沿上述第2方向分斷上述第3絕緣膜、上述第1電極膜及上述第2絕緣膜；於上述第1溝槽之側方，形成沿著上述第1方向及上述第2方向擴展之凹槽狀之第2溝槽；介隔上述第2溝槽，去除上述填充膜而形成第2凹處，從而使上述第2絕緣膜之表面露出；於上述第2溝槽之側面及上述第2凹處之內表面形成第4絕緣膜；及於上述第4絕緣膜之表面形成第5絕緣膜。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
17‧‧‧絕緣膜
18‧‧‧絕緣構件
19‧‧‧絕緣構件
23‧‧‧障壁金屬膜
24‧‧‧導電構件
27‧‧‧接點
27h‧‧‧接觸孔
28‧‧‧接點
28h‧‧‧接觸孔
31‧‧‧通道絕緣膜
32‧‧‧積層體
33‧‧‧絕緣膜
34‧‧‧填充膜
35‧‧‧積層體
36‧‧‧絕緣構件(絕緣膜)
37‧‧‧接點
38‧‧‧接點
41‧‧‧遮罩
41a‧‧‧遮罩
41b‧‧‧遮罩
42‧‧‧遮罩
42a‧‧‧遮罩
43‧‧‧圖案膜
43a‧‧‧圖案膜
44‧‧‧凹處
44‧‧‧抗反射膜
44a‧‧‧抗反射膜
45‧‧‧凹處
45‧‧‧圖案膜
45a‧‧‧圖案膜
46‧‧‧抗反射膜
46a‧‧‧抗反射膜
47‧‧‧抗蝕劑膜
47a‧‧‧抗蝕圖案
48‧‧‧抗蝕劑膜
48a‧‧‧抗蝕圖案
49‧‧‧開口部
50‧‧‧阻擋絕緣膜
51‧‧‧阻擋絕緣膜
52‧‧‧阻擋絕緣膜
53‧‧‧阻擋絕緣膜
55‧‧‧絕緣構件
56‧‧‧圖案膜
56a‧‧‧圖案膜
57‧‧‧抗反射膜
57a‧‧‧抗反射膜
58‧‧‧凹處
59‧‧‧空洞
59a‧‧‧空洞
59b‧‧‧空洞
59c‧‧‧空洞
61‧‧‧保護膜
62‧‧‧SOC膜
62a‧‧‧SOC膜
63‧‧‧SOG膜
63a‧‧‧SOG膜
64‧‧‧抗蝕劑膜
64a‧‧‧抗蝕劑膜
67‧‧‧抗蝕劑膜
67a‧‧‧抗蝕圖案
37a‧‧‧抗蝕圖案
71‧‧‧絕緣膜
75‧‧‧貫通孔
A‧‧‧區域
BL‧‧‧位元線
BLa‧‧‧位元線
BLb‧‧‧位元線
C‧‧‧區域
CG‧‧‧控制閘電極
D1‧‧‧長度
D2‧‧‧長度
D3‧‧‧長度
D4‧‧‧長度
D5‧‧‧膜厚
D6‧‧‧膜厚
E‧‧‧端部
F‧‧‧區域
FG‧‧‧浮閘電極
J‧‧‧區域
K‧‧‧區域
L1‧‧‧配線
L2‧‧‧配線
L3‧‧‧配線
MT‧‧‧記憶胞溝槽
R1‧‧‧記憶胞區域
R2‧‧‧接點區域
SB‧‧‧矽本體
SGD‧‧‧汲極側選擇閘電極
SGS‧‧‧源極側選擇閘電極
SL‧‧‧源極線
SP‧‧‧矽柱
SPa‧‧‧矽柱
SPb‧‧‧矽柱
ST‧‧‧狹縫
T‧‧‧長度
T1‧‧‧長度
T2‧‧‧長度
WL‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
△T‧‧‧長度
圖1係例示實施形態之半導體記憶裝置之立體圖。
圖2係例示圖1所示之區域A之剖視圖。
圖3係例示圖1所示之區域C之俯視圖。
圖4係圖1所示之B-B'線之剖視圖。
圖5A、圖5B及圖5C係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖6係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖7係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖7相當於圖1所示之B-B'線之剖視圖。
圖8~圖13係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖10、圖11及圖13相當於圖9所示之區域F。
圖14A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖14B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖14B相當於圖14A所示之G-G'線之剖視圖。
圖15A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖15B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖15B相當於圖15A所示之G-G'線之剖視圖。
圖16A係例示實施形態之半導體記憶裝置之製造方法之俯視圖。圖16A相當於圖15A所示之H-H'線之剖視圖。
圖16B係例示實施形態之半導體記憶裝置之製造方法之俯視圖。圖16B相當於圖15A所示之I-I'線之俯視圖。
圖17係例示實施形態之半導體記憶裝置之製造方法之俯視圖。圖17相當於圖15A所示之I-I'線之俯視圖。
圖18係例示實施形態之半導體記憶裝置之製造方法之俯視圖。圖18相當於圖15A所示之I-I'線之俯視圖。
圖19A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖19B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖19B係圖19A所示之G-G'線之剖視圖。
圖20A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。
圖20B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖20B相當於圖4所示之區域J。
圖21A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖21A相當於圖9所示之區域F。
圖21B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖21B相當於圖4所示之區域J。
圖22A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖22A相當於圖9所示之區域F。
圖22B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖22B相當於圖4所示之區域J。
圖23A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖23A相當於圖9所示之區域F。
圖23B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖23B相當於圖4所示之區域J。
圖24A係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖24A相當於圖9所示之區域F。
圖24B係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖24B相當於圖4所示之區域K。
圖25係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖25相當於圖4所示之區域J。
圖26係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖26相當於圖4所示之區域J。
圖27係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖27相當於圖9所示之區域F。
圖28係例示實施形態之半導體記憶裝置之製造方法之剖視圖。圖28相當於圖4所示之區域J。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
(實施形態)
對本實施形態之半導體記憶裝置之構成進行說明。
圖1係例示本實施形態之半導體記憶裝置之立體圖。
如圖1所示，於本實施形態之半導體記憶裝置1中，設置有矽基板10，且於矽基板10上設置有絕緣膜11。
以下，於本說明書中，為了方便說明，而採用XYZ正交座標系統。即，將相對於矽基板10與絕緣膜11之接觸面平行且相互正交之2個方向設為「X方向」及「Y方向」。將相對於矽基板10與絕緣膜11之接觸面垂直且配置有絕緣膜11之側之方向設為「Z方向」。
於絕緣膜11上，設置有沿Y方向延伸且於X方向上相互隔開之源極線SL。源極線SL係由導電層12、設置於導電層12上之配線層13、及設置於配線層13上之導電層14形成。於源極線SL上，設置有絕緣膜17。於源極線SL之間及源極線SL與絕緣膜17之間，設置有絕緣構件18。
於源極線SL上，設置有沿Z方向延伸且於Y方向上相互隔開之矽柱(silicon pillar)SP。矽柱SP例如由非晶矽(a-Si)形成，其下端貫通絕緣膜17而連接於源極線SL。自Z方向觀察時，矽柱SP係沿X方向及Y方向排列成矩陣狀。於矽柱SP之X方向之側面及與X方向相反之側面設置有通道絕緣膜31。
於通道絕緣膜31之未設置矽柱SP之側面上，沿Z方向相互隔開地設置有複數個電極膜。將該電極膜稱為浮閘電極FG。於浮閘電極FG之未設置矽柱SP之側面上，介隔絕緣膜而設置有沿Y方向延伸之字元 線WL。於沿Y方向排列之2個矽柱SP之間，設置絕緣構件55，而未設置字元線WL及浮閘電極FG。因此，設置於矽柱SP之與X方向為相反側之浮閘電極FG與設置於矽柱SP之X方向之浮閘電極FG並未連接。
配置於最靠近源極線SL之位置、且Z方向上之位置相互相同之複數條字元線WL分別沿Y方向延伸。將該等字元線WL稱為源極側選擇閘電極SGS。於源極側選擇閘電極SGS之Y方向之端部上設置接點37(未圖示)，於接點37上設置有沿Y方向延伸之配線L1(未圖示)。配線L1係經由接點37而連接於源極側選擇閘電極SGS。
介隔絕緣膜33而配置於源極側選擇閘電極SGS上、且Z方向上之位置相互相同之複數條字元線WL係分別沿Y方向延伸，且於延伸終端，其等被捆成一束。將該被捆成一束之字元線WL稱為控制閘電極CG。於各控制閘電極CG之Y方向之端部上，設置有接點38。於接點38上，設置有沿Y方向延伸且於X方向上分離之複數條配線L2。配線L2係經由接點38而連接於控制閘電極CG。
配置於較控制閘電極CG更靠Z方向、且Z方向上之位置相互相同之複數條字元線WL分別沿Y方向延伸。將該等字元線WL稱為汲極側選擇閘電極SGD。於各汲極側選擇閘電極SGD之Y方向之端部上，設置有接點27。於接點27上，設置有沿Y方向延伸且於X方向上分離之複數條配線L3。配線L3係經由接點27而連接於汲極側選擇閘電極SGD。
於矽柱SP上設置有沿Z方向延伸之接點28，於接點28上設置有沿X方向延伸且於Y方向上分離之複數條位元線BL。於將沿X方向排列之複數個矽柱SP中之設置於最靠X之相反方向側之矽柱SP設為第1個之情形時，第奇數個矽柱SPa係經由接點28而連接於共用之位元線BLa。第偶數個矽柱SPb係經由接點28而連接於與位元線BLa不同之共用之位元線BLb。沿X方向排列之複數個矽柱SP中之相鄰之矽柱SPa與 SPb並未連接於共用之位元線。
圖2係例示圖1所示之區域A之剖視圖。
如圖2所示，於通道絕緣膜31之未設置矽柱SPa之側面上，沿Z方向交替地設置有浮閘電極FG與絕緣膜33。於浮閘電極FG之未設置矽柱SPa之側的側面上、浮閘電極FG之上表面上及浮閘電極FG之下表面上，設置有阻擋絕緣膜51。於阻擋絕緣膜51之未設置矽柱SPa之側之側面上、及絕緣膜33之未設置矽柱SPa之側之表面上，設置有阻擋絕緣膜52。
浮閘電極FG及阻擋絕緣膜51之X方向之長度D1短於絕緣膜33之X方向之長度D2。因此，阻擋絕緣膜52之與阻擋絕緣膜51相接觸之部分較阻擋絕緣膜52之與絕緣膜33相接觸之部分位於更靠近設置有矽柱SPa之側。於阻擋絕緣膜52之未設置矽柱SPa之側之表面上，設置有阻擋絕緣膜53。
於2個絕緣膜33之間且阻擋絕緣膜53之未設置矽柱SPa之側之表面上，設置有障壁金屬膜23。於2個絕緣膜33之間且障壁金屬膜23之未設置矽柱SPa之側之表面上，設置有導電構件24。字元線WL係由障壁金屬膜23及導電構件24形成。
將由阻擋絕緣膜51、阻擋絕緣膜52及阻擋絕緣膜53形成之積層膜稱為阻擋絕緣膜50。阻擋絕緣膜50係於半導體記憶裝置1之驅動電壓之範圍內即便被施加電壓實質上亦不使電流流通之膜。浮閘電極FG係具有儲存電荷之能力的膜。通道絕緣膜31係如下之膜：通常為絕緣性，但當被施加半導體記憶裝置1之驅動電壓之範圍內之特定電壓時，則流通通道電流。障壁金屬膜23係防止導電構件24之材料擴散之膜。
圖3係例示圖1所示之區域C之俯視圖。
如圖3所示，自Z方向觀察時，矽柱SPa之形狀大致為正方形，於 沿Y方向排列之2個矽柱SPa之間，設置有絕緣構件55。於矽柱SPa與字元線WL之間，設置有通道絕緣膜31及浮閘電極FG，且被絕緣構件55沿Y方向分斷。通道絕緣膜31及浮閘電極FG由於設置在矽柱SPa與字元線WL之每個交叉點，故沿Y方向及Z方向相互隔開並排列成矩陣狀。且，自Z方向觀察時，浮閘電極FG之形狀為字元線WL側擴展而成之扇形。因此，浮閘電極FG之矽柱SPa側之端部之Y方向的長度D3較浮閘電極FG之字元線WL側之端部之Y方向的長度D4更短。
圖4係圖1所示之B-B'之剖視圖。
如圖4所示，於源極線SL上，設置有交替地積層字元線WL與絕緣膜33而成之積層體32。積層體32之Y方向端部E被加工成階梯狀。汲極側選擇閘電極SGD係經由設置於端部E上之接點27而連接於配線L3。控制閘電極CG係經由設置於端部E上之接點38而連接於配線L2。源極側選擇閘電極SGS係經由設置於端部E上之接點37而連接於配線L1。
將包含矽柱SP、接點28及位元線BL之區域稱為記憶胞區域R1。又，將較矽柱SP更靠Y方向、且包含各字元線WL之Y方向端部E、接點38及配線L2等之區域稱為接點區域R2。
於本實施形態之半導體記憶裝置1中，在接點區域R2內，與字元線WL相接而設置有阻擋絕緣膜52，但未設置阻擋絕緣膜53。另一方面，於記憶胞區域R1，在字元線WL與阻擋絕緣膜52之間設置有阻擋絕緣膜53。因此，記憶胞區域R1內之字元線WL之Z方向之膜厚D5較接點區域R2內之字元線WL之Z方向之膜厚D6薄。
矽基板10係由例如含有矽(Si)之半導體材料形成。絕緣構件18及絕緣構件19例如由氧化矽(SiO2)形成。配線L1、配線L2、配線L3及位元線BL例如由鎢(W)形成。通道絕緣膜31例如由氧化矽形成。阻擋絕緣膜51例如由氮化矽(SiN)及氧化鉿(HFO：Hafnium oxide)等High-k材 料形成。又，阻擋絕緣膜51亦可由含有諸如釕(Ru)、鋁(Al)、鈦(Ti)、鋯(Zr)或矽(Si)之金屬之材料形成。阻擋絕緣膜52例如由氧化矽形成。阻擋絕緣膜53只要由介電常數較高之材料形成即可，例如，由含有鋁(Al)、鉿(Hf)、鋯(Zr)之氧化膜之High-k膜形成。又，阻擋絕緣膜53亦可由氮化矽形成。障壁金屬膜23例如由氮化鈦(TiN)形成。導電構件24例如由鎢形成。
對本實施形態之半導體記憶裝置之製造方法進行說明。
圖5A至圖28係例示本實施形態之半導體記憶裝置之製造方法之俯視圖及剖視圖。圖7相當於圖1所示之B-B'線之剖視圖。圖10、圖11、圖13、圖21A、圖22A、圖23A、圖24A及圖27相當於圖9所示之區域F。圖20B、圖21B、圖22B、圖23B、圖25、圖26及圖28相當於圖4所示之區域J。圖24B相當於圖4所示之區域K。
如圖5A所示，於矽基板10上，例如堆積氧化矽膜而形成絕緣膜11，且於其上依序積層導電層12、配線層13及導電層14。
如圖5B所示，藉由微影術特定出形成源極線SL之範圍，並實施乾式蝕刻，藉此，選擇性地去除導電層12、配線層13及導電層14，而形成沿Y方向延伸且於X方向上相互隔開之源極線SL。
如圖5C所示，於絕緣膜11之上表面及源極線SL之表面上堆積絕緣材料，並將上表面平坦化而形成絕緣構件18。於絕緣構件18上形成絕緣膜17。
如圖6所示，於絕緣膜17上，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)法交替地積層含有氧化矽之絕緣膜33及含有氮化矽之填充膜34而形成積層體35。其後，將積層體35之Y方向側即接點區域R2內之絕緣膜33及填充膜34加工成階梯狀。即，如圖7所示，使第2層之絕緣膜33及填充膜34之Y方向之長度T2較第1層之絕緣膜33及填充膜34之Y方向之長度T1僅縮短長度△T。於每次積層絕緣 膜33及填充膜34時，將絕緣膜33及填充膜34之Y方向之長度T逐次縮短長度△T。於積層體35之接點區域R2內之被加工成階梯狀之部分上堆積絕緣材料，並將上表面平坦化而形成絕緣構件36。
如圖8所示，於積層體35上，例如藉由以TEOS(Tetra Ethyl Ortho Silicate(四乙基正矽酸鹽)：Si(OC2H5)4)為原料之CVD法堆積氧化矽(SiO2)而形成遮罩41。於遮罩41上，例如形成包含碳(C)膜之圖案膜45，且於圖案膜45上，形成抗反射膜ARC(Anti Reflective Coating，抗反射塗層)46。於抗反射膜46上形成抗蝕劑膜47。
其後，藉由使抗蝕劑膜47曝光及顯影，而形成沿Y方向延伸且於X方向上相互分離之抗蝕圖案47a。藉由實施蝕刻，抗反射膜46及圖案膜45亦與抗蝕圖案47a同樣地於X方向上相互分離，而形成抗反射膜46a及圖案膜45a。
如圖9所示，將遮罩41圖案化而形成沿Y方向延伸且於X方向上相互分離之遮罩41a。將遮罩41a作為遮罩，例如實施濕式蝕刻，而形成於Z方向上貫通積層體35及絕緣膜17而到達至源極線SL、並沿YZ平面擴展之凹槽狀之記憶胞溝槽MT。
如圖10所示，介隔記憶胞溝槽MT，例如，使用熱磷酸(H3PO4)進行濕式蝕刻。藉此，去除填充膜34之記憶胞溝槽MT側之一部分，而於記憶胞溝槽MT之側面形成凹處44。
如圖11所示，於記憶胞溝槽MT之側面及凹處44之內表面上，利用CVD(Chemical Vapor Deposition)法，使例如氮化矽膜、或含有金屬之氮化矽膜、或氧化鉿成膜而形成阻擋絕緣膜51。阻擋絕緣膜51由於以大致均一之厚度成膜，故於阻擋絕緣膜51之表面形成反映出凹處44之凹處45。於阻擋絕緣膜51之表面上，例如堆積多晶矽而形成浮閘電極FG。此時，凹處45內由多晶矽埋入。
例如，藉由將TMY(膽鹼水溶液)用作蝕刻劑進行濕式蝕刻，而去 除設置於記憶胞溝槽MT之側面上之浮閘電極FG。藉由使用熱磷酸進行濕式蝕刻，而去除設置於記憶胞溝槽MT之側面上之阻擋絕緣膜51，從而使絕緣膜33露出。藉此，阻擋絕緣膜51及浮閘電極FG於Z方向上被分斷為各層。
如圖12及圖13所示，例如，利用ALD(Atomic Layer Deposition，原子層沈積)法，於絕緣膜33之側面上、阻擋絕緣膜51之側面上及浮閘電極FG之側面上堆積氧化矽而形成通道絕緣膜31。於通道絕緣膜31之表面上，例如堆積非晶矽(a-Si)而形成保護膜。通道絕緣膜31及保護膜亦形成於記憶胞溝槽MT之底部。實施RIE(Reactive Ion Etching，反應性離子蝕刻)，去除形成於記憶胞溝槽MT之底部之通道絕緣膜31及保護膜之一部分，而使源極線SL之上表面露出。於記憶胞溝槽MT內部、通道絕緣膜31之上表面及遮罩41a之上表面，例如堆積非晶矽而形成芯部。其後，實施退火處理，使保護膜之非晶矽與芯部之非晶矽結晶化而形成矽本體(SB)。
圖14B相當於圖14A所示之G-G'線之剖視圖。
如圖14A及圖14B所示，對矽本體SB進行回蝕，使其上表面後退而使通道絕緣膜31之上表面及遮罩41a之上表面露出。於通道絕緣膜31上、矽本體SB上及遮罩41a上，例如，藉由以TEOS作為原料之CVD法使氧化矽(SiO2)堆積而形成遮罩42。於遮罩42上形成圖案膜43，且於圖案膜43上形成抗反射膜44。於抗反射膜44上形成抗蝕劑膜48。
其後，藉由使抗蝕劑膜48曝光及顯影，而形成沿X方向延伸且於Y方向上相互分離之抗蝕圖案48a。藉由實施蝕刻，抗反射膜44及圖案膜43亦與抗蝕圖案48a同樣地於Y方向上相互分離，而形成抗反射膜44a及圖案膜43a。
圖15B相當於圖15A所示之G-G'線之剖視圖。
如圖15A及圖15B所示，將遮罩42圖案化而形成經圖案化之遮罩 42a。遮罩42a係沿X方向延伸且於Y方向上相互分離。
圖16A相當於圖15A所示之H-H'線之俯視圖。
如圖16A所示，遮罩41a係沿Y方向延伸且於X方向上相互分離，遮罩42a係沿X方向延伸且於Y方向上相互分離。因此，由遮罩41a及遮罩42a形成之遮罩之開口部49之形狀係以X方向為長邊方向之矩形。開口部49係於記憶胞溝槽MT之正上方區域沿Y方向間斷地排列，且並未配置於絕緣膜34之正上方區域。
圖16B相當於圖15A所示之I-I'線之俯視圖。
如圖16A及圖16B所示，將遮罩41a及遮罩42a作為遮罩，例如，實施濕式蝕刻，藉此，將矽本體SB及通道絕緣膜31沿Y方向分斷。藉此，於矽本體SB及通道絕緣膜31之開口部49之正下方區域形成貫通孔75。貫通孔75係於Z方向上貫穿積層體35及絕緣膜17。
矽本體SB及通道絕緣膜31被貫通孔75分斷，將分斷後之矽本體SB稱為矽柱SP。
圖17相當於圖15A所示之I-I'線之俯視圖。
如圖17所示，實施CDE(chemical dry etching，化學乾式蝕刻)或濕式蝕刻等各向同性蝕刻，介隔貫通孔75而選擇性地去除浮閘電極FG及阻擋絕緣膜51。藉此，將浮閘電極FG及阻擋絕緣膜51沿Y方向分斷。此時，由於浮閘電極FG係自配置有矽柱SP之側起被蝕刻，故浮閘電極FG之矽柱SP側之端部之Y方向的長度D3較阻擋絕緣膜51側之端部之Y方向的長度D4短。又，絕緣膜34並未被去除而殘留。
圖18相當於圖15A所示之I-I'線之俯視圖。
如圖18所示，例如，以氧化矽埋入貫通孔75內而形成絕緣構件55。去除形成於較遮罩41a更靠Z方向之遮罩42a、圖案膜43a、抗反射膜44a及抗蝕劑膜48a，使遮罩41a之上表面平坦化。
圖19B相當於圖19A所示之G-G'線之剖視圖。
如圖19A及圖19B所示，於遮罩41a上、通道絕緣膜31上及矽柱SP上形成包含碳膜之圖案膜56，且於圖案膜56上形成抗反射膜57。於抗反射膜57上形成抗蝕劑膜67。
其後，藉由將抗蝕劑膜67曝光及顯影，而形成沿Y方向延伸且於X方向上相互分離之抗蝕圖案67a。藉由實施蝕刻，抗反射膜57及圖案膜56亦與抗蝕圖案67a同樣地於X方向上相互分離，而形成抗反射膜57a及圖案膜56a。
如圖20A所示，將遮罩41a圖案化而形成遮罩41b。將遮罩41b作為遮罩，例如實施濕式蝕刻。藉此，於矽柱SP之側方，形成於Z方向上自積層體35貫穿至源極線SL並到達至絕緣膜11、且沿YZ平面擴展之凹槽狀之狹縫ST。
如圖20B所示，於接點區域R2內，設置有交替地積層絕緣膜33及填充膜34且Y方向端部被加工成階梯狀而成之積層體35、及配置於被加工成階梯狀之部分之上之絕緣構件36。於絕緣膜33及填充膜34之X方向側及X方向之相反側形成狹縫ST。
如圖21A所示，介隔狹縫ST，例如，將去除氮化矽之藥液即熱磷酸用作蝕刻劑而進行濕式蝕刻。藉此，去除填充膜34而於狹縫ST之側面形成凹處58，從而阻擋絕緣膜51露出。
如圖21B所示，凹處58係遍及記憶胞區域R1及接點區域R2連續地形成，且沿Y方向延伸。於記憶胞區域R1區域內，於Z方向上之位置相互相同之凹處58之間，設置有沿Z方向延伸之矽柱SP及絕緣構件55。於接點區域R2區域內，於Z方向上之位置相互相同之凹處58之間未設置矽柱SP及絕緣構件55，凹處58彼此相連，且形成有沿X方向延伸之帶狀之空洞59。
如圖22A所示，於狹縫ST之側面上及凹處58之內表面上，例如堆積氧化矽而形成阻擋絕緣膜52。於形成阻擋絕緣膜52後，實施退火處 理。於阻擋絕緣膜52之表面上，例如堆積矽氧化鉿而形成阻擋絕緣膜53。於形成阻擋絕緣膜52及阻擋絕緣膜53時，以並非完全埋入凹處58且膜厚達到大致均一之方式成膜。
如圖22B所示，阻擋絕緣膜52及阻擋絕緣膜53係遍及記憶胞區域R1及接點區域R2連續地形成，且沿Y方向延伸。於接點區域R2內之空洞59之內表面上，形成阻擋絕緣膜52及阻擋絕緣膜53。藉此，於接點區域R2內，反映空洞59而形成沿X方向延伸之帶狀之空洞59a。
如圖23A及圖23B所示，例如，介隔狹縫ST，於阻擋絕緣膜53之表面及遮罩41b之表面堆積氧化矽而成膜保護膜61。於形成保護膜61後，不實施退火處理。
如圖24A及圖24B所示，介隔狹縫ST，以SOC(Spin On Carbon，旋塗碳)用材料埋入包含凹處58在內之狹縫ST內之空間。於遮罩41b之上表面堆積SOC用材料。藉此，形成SOC膜62。於SOC膜62上，堆積SOG(Spin On Glass，旋塗玻璃)用材料而形成SOG(Spin On Glass)膜63，於SOG膜63上形成抗蝕劑膜64。
其後，藉由使抗蝕劑膜64曝光及顯影，而選擇性地去除抗蝕劑膜64，使記憶胞區域R1內之抗蝕劑膜64原樣殘留，去除接點區域R2內之抗蝕劑膜64。將殘留之抗蝕劑膜64稱為抗蝕劑膜64a。將抗蝕劑膜64a作為遮罩，實施RIE，而將SOG膜63及SOC膜62圖案化。將經圖案化之SOC膜62稱為SOC膜62a，將經圖案化之SOG膜63稱為SOG膜63a。
如圖25所示，將SOC膜62a作為遮罩，例如，使用BHF(Buffered Hydrogen Fluoride，緩衝氟化氫)或DHF(Diluted hydrofluoric acid，稀釋氫氟酸)進行濕式蝕刻，去除由氧化矽形成之保護膜61。記憶胞區域R1內之保護膜61由於被SOC膜62a遮蓋而殘留於阻擋絕緣膜53上。另一方面，接點區域R2內之保護膜61被去除，從而阻擋絕緣膜53露 出。藉此，反映空洞59a而形成沿X方向延伸之帶狀之空洞59b。
實施灰化，完全去除SOC膜62a。藉此，於記憶胞區域R1內，再次於矽柱SP之X方向側及X方向之相反側，形成沿YZ平面擴展之凹槽狀之狹縫ST(未圖示)。
如圖26所示，介隔狹縫ST，例如，將熱磷酸(H3PO4)用作蝕刻劑而進行濕式蝕刻。此時，於記憶胞區域R1內，保護膜61成為遮罩，阻擋絕緣膜53並未被去除而殘留。於接點區域R2內，阻擋絕緣膜53露出，設置於阻擋絕緣膜52上之阻擋絕緣膜53被去除。藉此，形成反映出空洞59b之空洞59c。空洞59c相較於空洞59b，Z方向之長度增大相當於阻擋絕緣膜53被去除之量。
如圖27及圖28所示，介隔狹縫ST，例如，使用BHF(Buffered Hydrogen Fluoride)或DHF(Diluted hydrofluoric acid)進行濕式蝕刻。此時，於記憶胞區域R1內，保護膜61露出，於接點區域R2內，阻擋絕緣膜52露出。保護膜61及阻擋絕緣膜52係由氧化矽形成。阻擋絕緣膜52於阻擋膜52形成後被施以退火處理，而保護膜61於保護膜61形成後未被施以退火處理。因此，保護膜61之蝕刻速率較阻擋絕緣膜52之蝕刻速率高例如2~3倍以上。根據進行蝕刻之時間，存在接點區域R2內之阻擋絕緣膜52殘留之情形，亦存在接點區域R2內之阻擋絕緣膜52完全被去除之情形。
於阻擋絕緣膜53之表面上，例如，堆積氮化鈦而形成障壁金屬膜23。於形成障壁金屬膜23時，以並非完全埋入凹處58且膜厚達到大致均一之方式成膜。於障壁金屬膜23之表面上，例如堆積鎢，完全埋入凹處58而形成導電構件24。去除設置於狹縫ST之側面上之導電構件24及障壁金屬膜23而使阻擋絕緣膜53露出。藉此，導電構件24及障壁金屬膜23於Z方向上被分斷為各層，而形成字元線WL。藉由絕緣材料埋入狹縫ST內而形成絕緣構件19。
如圖1及圖4所示，於控制閘電極CG之Y方向之端部E之上方，實施RIE而形成於Z方向上貫穿絕緣膜36之接觸孔27h，於接觸孔27h內，例如使鎢堆積而形成接點27。與接點27之形成同樣地，形成接點37及38。於接點27上，形成於X方向上分離且沿Y方向延伸之配線L3。與配線L3之形成同樣地，形成配線L1及L2。
於遮罩41b及絕緣膜36上堆積絕緣材料而形成絕緣膜71。於矽柱SPa之上方，實施RIE而形成於Z方向上貫穿遮罩41b及絕緣膜71之接觸孔28h，於接觸孔28h內，例如使鎢堆積而形成接點28。於接點28上，形成於Y方向上分離且沿X方向延伸之位元線BLa。與位元線BLa之形成同樣地，於矽柱SPb之上方形成接點28及位元線BLb。
對本實施形態之效果進行說明。
如圖4所示，於本實施形態之半導體記憶裝置1中，與接點區域R2內之控制閘電極CG之字元線WL相接而設置有阻擋絕緣膜52。於接點區域R2內，未設置阻擋絕緣膜53。因此，接點區域R2內之控制閘電極CG之字元線WL之XZ平面上之面積僅增大未設置阻擋絕緣膜53之程度。藉此，控制閘電極CG之配線電阻與在接點區域R2內設置有阻擋絕緣膜53之情形相比變低。
又，由於汲極側選擇閘電極SGD及源極側選擇閘電極SGS亦與控制閘電極CG同樣地並未設置阻擋絕緣膜53，故可降低各自之配線電阻。
其結果，可提供一種降低了控制閘電極CG、汲極側選擇閘電極SGD及源極側選擇閘電極SGS之配線電阻的半導體記憶裝置及其製造方法。
又，於阻擋絕緣膜53由例如含有鉿、鋯等之氧化膜之High-k膜形成之情形時，難以藉由RIE貫通阻擋絕緣膜53。於本實施形態中，由於並未設置阻擋絕緣膜53，故與設置有阻擋絕緣膜53之情形相比，可 容易地加工接點28、接點37及接點38。
根據以上所說明之實施形態，可提供一種降低了配線電阻之半導體記憶裝置及其製造方法。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍及主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (16)

  1. 一種半導體記憶裝置，其包括：半導體柱，其於第1區域內，沿第1方向延伸；第1電極膜，其設置於上述半導體柱之側方，且於上述第1區域內及於與上述第1方向不同之第2方向上與上述第1區域相鄰之第2區域內，沿上述第2方向延伸；第2電極膜，其於上述第1區域內，設置於上述半導體柱與上述第1電極膜之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極膜之間；第2絕緣膜，其設置於上述第2電極膜與上述第1電極膜之間；第3絕緣膜，其設置於上述第2絕緣膜與上述第1電極膜之間；第4絕緣膜，其設置於上述第3絕緣膜與上述第1電極膜之間；及接點，其設置於上述第2區域內，且連接於上述第1電極膜；且上述第1區域內之上述第1電極膜之上述第1方向之膜厚較上述第2區域內之上述第1電極膜之上述第1方向之膜厚更薄。
  2. 如請求項1之半導體記憶裝置，其中上述第1電極膜係設於上述半導體柱之第3方向之側，該第3方向與上述第1方向及上述第2方向不同。
  3. 一種半導體記憶裝置，其包括：半導體柱，其於第1區域內，沿第1方向延伸；積層體，其係沿上述第1方向交替地積層第1電極膜與層間絕緣膜而成，該第1電極膜係設置於上述半導體柱之第3方向之側且沿第2方向延伸，上述第3方向不同於上述第1方向，上述第2方向不同於上述第1方向及上述第3方向；第2電極膜，其於上述第1區域內，設置於上述半導體柱與上 述第1電極膜之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極膜之間；第2絕緣膜，其設置於上述第2電極膜與上述第1電極膜之間；第3絕緣膜，其設置於上述第2絕緣膜與上述第1電極膜之間；第4絕緣膜，其設置於上述第3絕緣膜與上述第1電極膜之間；及接點，其設置於與上述第1區域相鄰之第2區域內，且連接於上述第1電極膜；且於上述第2區域內，上述第1電極膜與上述層間絕緣膜未介隔上述第4絕緣膜而配置。
  4. 如請求項3之半導體記憶裝置，其中於上述第1電極膜與上述接點之連接部分即接點連接部之相鄰區域內，上述第1電極膜與上述層間絕緣膜未介隔上述第4絕緣膜而配置於上述第1電極膜與上述層間絕緣膜之間。
  5. 如請求項3之半導體記憶裝置，其中上述第2區域係包含上述第1電極膜之上述第2方向側之端部的區域。
  6. 如請求項3之半導體記憶裝置，其中上述第2區域包含於上述第1方向上相互隔開之複數個上述第1電極膜之上述第2方向側之端部，且上述複數個端部之上述第2方向上之位置互不相同。
  7. 如請求項3之半導體記憶裝置，其中上述第1區域內之上述第1電極膜之上述第1方向之膜厚較上述第2區域內之上述第1電極膜之上述第1方向之膜厚更薄。
  8. 如請求項3之半導體記憶裝置，其中於上述第1區域內，上述第3絕緣膜及上述第4絕緣膜設置於上述第1電極膜與上述層間絕緣膜之間；於上述第2區域內，上述第4絕緣膜未設置於上述第1電極膜與上述層間絕緣膜之間。
  9. 如請求項3之半導體記憶裝置，其中於上述第2區域內，上述第1電極膜與上述層間絕緣膜直接接觸。
  10. 如請求項3之半導體記憶裝置，其中上述第3絕緣膜係於上述第2區域內延伸，且亦配置於上述第1電極膜與上述層間絕緣膜之間。
  11. 如請求項3之半導體記憶裝置，其中上述第3絕緣膜包含氧化矽膜。
  12. 如請求項3之半導體記憶裝置，其中上述第2絕緣膜係氮化矽膜、或者含有鋁、鉿或鋯之氧化膜、或者其等之混合膜、及於其等之混合膜中添加金屬而成之膜。
  13. 如請求項3之半導體記憶裝置，其中上述第4絕緣膜係氮化矽膜、或者含有鋁、鉿或鋯之氧化膜、或者其等之混合膜。
  14. 一種半導體記憶裝置之製造方法，其包括如下步驟：形成構造體，且形成上述構造體之步驟具有如下步驟：於第1方向上交替地積層第1絕緣膜與填充膜而形成積層體，形成於上述第1方向上貫穿上述積層體且沿著與上述第1方向不同之第2方向之凹槽狀之第1溝槽，介隔上述第1溝槽，去除上述填充膜之上述第1溝槽側之一部分而形成第1凹處，於上述第1凹處之內表面形成第2絕緣膜，埋入上述第1凹處內而形成第1電極膜，於上述第1電極膜之表面形成第3絕緣膜，以半導體材料埋入上述第1溝槽內而形成半導體本體，於第1區域內，將上述半導體本體於上述第2方向上分斷而形成複數個半導體柱，並且對每個上述半導體柱沿上述 第2方向分斷上述第3絕緣膜、上述第1電極膜及上述第2絕緣膜，於上述第1溝槽之側方，形成沿上述第1方向及上述第2方向擴展之凹槽狀之第2溝槽，介隔上述第2溝槽，去除上述填充膜而形成第2凹處，而使上述第2絕緣膜之表面露出，於上述第2溝槽之側面及上述第2凹處之內表面形成第4絕緣膜，及於上述第4絕緣膜之表面形成第5絕緣膜；於上述構造體之表面形成保護膜；於上述構造體之上述第1區域內之上述保護膜之表面形成遮罩；去除於上述第2方向上與上述構造體之上述第1區域相鄰之第2區域內之上述保護膜，而使上述第5絕緣膜露出；去除上述第2區域內之上述第5絕緣膜而使上述第4絕緣膜露出；去除上述遮罩；去除上述保護膜；及於上述第1區域內之上述第5絕緣膜之表面及上述第2區域內之上述第4絕緣膜之表面形成第2電極膜。
  15. 如請求項14之半導體記憶裝置之製造方法，其中上述保護膜包含氧化矽而形成。
  16. 如請求項14之半導體記憶裝置之製造方法，其中上述遮罩含有碳。
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