TWI538107B - 快閃記憶體及其製造方法 - Google Patents

Description

快閃記憶體及其製造方法

本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種快閃記憶體及其製造方法。

在快閃記憶體(flash memory)的製程中，層間介電層的介電常數過高容易造成汲極干擾(drain disturb)，而出現讀取失敗(read fail)以及位元線交互影響(BL-BL coupling effect)的問題。

本發明實施例提出一種快閃記憶體及其製造方法，能夠降低層間介電層的介電常數，使寄生電容下降，進而減少汲極干擾造成的讀取失敗以及位元線交互影響的問題。

本發明實施例提出一種快閃記憶體，包括：基底、多個第一閘極結構、源極區與汲極區、多個自行對準接觸窗、第一介電層以及第二介電層。第一閘極結構位於基底的晶胞區上。源極區與汲極區分別位於晶胞區的第一閘極結構之間的基底中。自行 對準接觸窗位於第一閘極結構之間，且位於源極區與汲極區上。 第一介電層圍繞自行對準接觸窗，且在對應第一閘極結構處具有凹陷。第二介電層位於第一介電層中，且填滿凹陷，第二介電層的介電常數低於第一介電層的介電常數。

本發明實施例還提出一種快閃記憶體的製造方法，包括提供基底，基底包括晶胞區。在基底的晶胞區上形成多個第一閘極結構。在第一閘極結構之間的基底中形成源極區與汲極區。在基底上形成圖案化的導體層，覆蓋第一閘極結構且至少填滿第一閘極結構之間的間隙。在第一閘極結構之間的基底上形成多個虛擬自行對準接觸窗插塞，虛擬自行對準接觸窗插塞位於源極區與汲極區之上，並在虛擬自行對準接觸窗插塞周圍形成多個開口。在虛擬自行對準接觸窗插塞以及開口表面形成第一介電層。在第一介電層上形成第二介電層，第二介電層填滿開口，且第二介電層的介電常數低於第一介電層的介電常數。移除虛擬自行對準接觸窗插塞，形成多個自行對準接觸窗。

本發明實施例之快閃記憶體及其製造方法，能夠降低層間介電層的介電常數，使寄生電容下降，進而減少汲極干擾造成的讀取失敗以及位元線交互影響的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基底

100a‧‧‧晶胞區

100b‧‧‧周邊區

102、110‧‧‧閘極結構

103‧‧‧穿隧氧化層

104、106、112‧‧‧導體層

105‧‧‧閘間介電層

107、113‧‧‧金屬矽化物層

108、114‧‧‧下罩幕層

109、115‧‧‧上罩幕層

111‧‧‧閘介電層

116‧‧‧停止層

117‧‧‧襯層

116a、117a、118、119‧‧‧間隙壁

120‧‧‧停止層

122、132、132a、132b、136、 136a‧‧‧介電層

124‧‧‧導體層

125‧‧‧罩幕層

126‧‧‧頂蓋層

127‧‧‧虛擬自行對準接觸窗插塞

128‧‧‧開口

133、137‧‧‧源極區

134‧‧‧凹陷

135、139‧‧‧汲極區

143、145‧‧‧自行對準接觸窗開口

148‧‧‧閘極接觸窗開口

153、155、158‧‧‧接觸窗插塞

圖1A至1H為根據本發明實施例所繪示之快閃記憶體的製造流程的剖面示意圖。

圖1A至1H為根據本發明實施例所繪示之快閃記憶體的製造流程的剖面示意圖。

請參照圖1A，提供基底100。基底100可以是半導體或是半導體化合物，例如N型或P型之矽基底、三五族半導體基底或是矽化鍺。基底100也可以是絕緣層上覆矽(silicon on insulator，SOI)。基底100具有晶胞區100a與周邊區100b。於晶胞區100a的基底100上形成多數個閘極結構102，並於周邊區100b的基底100上形成至少一閘極結構110。

閘極結構102可以是非揮發性記憶元件的閘極結構，例如是快閃記憶元件的閘極結構，比如是包括依序堆疊在基底100上的穿隧氧化層103、導體層104、閘間介電層105及導體層106。穿隧氧化層103的材料例如是氧化矽。導體層104作為浮置閘極，其材料例如是摻雜多晶矽。閘間介電層105例如是氧化矽、氮化矽以及氧化矽複合層(ONO)。導體層106作為控制閘極，其材料例如是摻雜多晶矽。閘極結構110包括依序堆疊在基底100上的閘介電層111及導體層112。閘介電層111的材料例如是氧化矽。 導體層112作為邏輯元件之閘極，其材料例如是摻雜多晶矽。

形成閘極結構102與閘極結構110的方法包括以下步驟。首先，分別於晶胞區100a及周邊區100b之基底100上形成不同的堆疊材料層(未繪示)。具體言之，於基底100之晶胞區100a上依序堆疊穿隧氧化材料層、第一導體材料層、閘間介電材料層及第二導體材料層，而於基底100之周邊區100b上依序堆疊閘氧化材料層及第二導體材料層，其中晶胞區100a與周邊區100b上的第二導體材料層為同時形成之。然後，對晶胞區100a上的第二導體材料層進行離子植入製程。之後，對上述材料層進行至少一圖案化步驟，以於晶胞區100a的基底100上形成閘極結構102以及於周邊區100b的基底100上形成閘極結構110。

在一實施例中，閘極結構102更包括依序堆疊在導體層106上的金屬矽化物層107、下罩幕層108及上罩幕層109。閘極結構110更包括依序堆疊在導體層112上的金屬矽化物層113、下罩幕層114及上罩幕層115。

金屬矽化物層107與金屬矽化物層113是為了分別降低導體層106與導體層112的阻值，而分別做為控制閘極的一部分以及閘極的一部分。金屬矽化物層107與金屬矽化物層113的材料相同，例如均為矽化鎢。下罩幕層108與上罩幕層109是為了增加字元線(由導體層106及其上的金屬矽化物層107構成)與後續形成之位元線之間的最短距離。下罩幕層108與下罩幕層114的材料相同，例如均為氮化矽。上罩幕層109與上罩幕層115的 材料相同，例如均為四乙氧基矽氧烷形成的二氧化矽(TEOS-SiO₂)。在此實施例中，是以雙層罩幕層結構為例來說明之，但本發明並不以此為限。在其他的實施例中，也可以使用單層或大於兩層的罩幕層結構。

在圖1A中是以於周邊區100b上形成一個閘極結構110為例來說明之，但本發明並不以此為限。在其他的實施例中，周邊區100b上可形成多數個閘極結構110，周邊區100b可具有高壓元件區及低壓元件區(未繪示)，且形成於高壓元件區及低壓元件區上的閘介電層具有不同的厚度。

此外，在圖1A中，晶胞區100a是以快閃記憶體的閘極結構102來說明，然而，本發明並不以此為限，晶胞區100a上的閘極結構102也可以是其他非揮發性記憶體的閘極結構，例如導體層104可以取代為以介電層製作的電荷儲存層。

然後，請繼續參照圖1B，於基底100上順應性地形成襯層117，以覆蓋閘極結構102及閘極結構110。襯層117的材料例如是高溫氧化物(high-temperature oxide，HTO)，且其形成方法例如是進行化學氣相沈積製程。在一實施例中，於形成閘極結構102與閘極結構110的步驟之後且於形成襯層117的步驟之前，也可以進行至少一離子植入步驟，以於晶胞區100a之基底100中形成多數個淺摻雜區(未繪示)，並於周邊區100b之高壓元件區之基底100中形成多數個淺摻雜區(未繪示)。

接著，於每一個閘極結構102及閘極結構110的側壁上 形成間隙壁118。間隙壁118的材料例如是氮化矽。形成間隙壁118的方法包括於基底100上沈積間隙壁材料層(未繪示)。然後，進行非等向性蝕刻製程，以移除部分間隙壁材料層。在一實施例中(未繪示)，上述移除部分間隙壁材料層的步驟也可以同時移除閘極結構之間的部分襯層117。

之後，請繼續參照圖1B，於基底100上順應性地形成停止層116，以覆蓋閘極結構102及閘極結構110。停止層116的材料例如是四乙氧基矽氧烷形成的二氧化矽(TEOS-SiO₂)，且其形成方法例如是進行化學氣相沈積製程。在一實施例中，於形成間隙壁118的步驟之後以及於形成停止層116的步驟之前，也可以進行離子植入步驟，於晶胞區100a之基底100中形成源極區133與汲極區135，並於周邊區100b之低壓元件區之基底100中形成源極區137與汲極區139。之後，可以在閘極結構110側壁上的停止層116的側壁形成間隙壁119。間隙壁119的材料例如是氮化矽。

其後，請繼續參照圖1B，於基底100上形成導體層124，以覆蓋閘極結構110並至少填滿閘極結構102之間的間隙。導體層124的材料例如是多晶矽，其形成的方法例如是進行化學氣相沉積製程，厚度例如是約60奈米。之後，可以選擇性對導體層124進行平坦化製程，使導體層124具有平坦的表面。之後，在晶胞區100a上形成罩幕層125，裸露出周邊區100b上的導體層124。罩幕層125例如是光阻層。

請參照圖1C，以罩幕層125為蝕刻罩幕，圖案化導體層 124，移除周邊區100b上的導體層124，裸露出停止層116。之後，移除罩幕層125。然後，在基底100上形成停止層120，覆蓋晶胞區100a的導體層124以及周邊區100b的停止層116。停止層120的材料例如是氮化矽，形成的方法例如是化學氣相沉積法。之後，在周邊區100b的停止層120上形成介電層122。介電層122的材料例如是旋塗式玻璃，其形成方法例如是旋塗法。在另一實施例中，介電層122的材料也可以例如是氧化矽，其形成方法例如是化學氣相沉積法。之後，以晶胞區100a上的停止層120為研磨終止層，利用化學機械研磨製程對介電層122進行平坦化製程。

之後，請參照圖1D，移除停止層120。然後，在基底100上形成頂蓋層126，覆蓋晶胞區100a上的導體層124以及周邊區100b上的介電層122。頂蓋層126的材料例如是氮化矽，形成的方法例如是電漿增強型化學氣相沉積法，厚度可以是100nm至300nm。

其後，利用微影與蝕刻製程，以停止層116為終止層，圖案化頂蓋層126與導體層124，以使留下的導體層124在晶胞區100a上形成虛擬自行對準接觸窗插塞127，並在虛擬自行對準接觸窗插塞127周圍形成開口128。

其後，請參照圖1E，於頂蓋層126上以及開口128中填入介電層132。介電層132的材料可以採用氮化矽，形成的方法例如是化學氣相沉積法。介電層132可以是共形層，其表面因基底100上的結構或材料層而有高低起伏，在對應開口128之處具有多 個凹陷134。接著，在基底100上形成介電層136。介電層136的材料與介電層132的材料不同。介電層136的介電常數低於介電層132的介電常數，以降低寄生電容，減少汲極干擾造成的讀取失敗以及位元線交互影響的問題。此外，介電層136的溝填能力大於介電層132，可以減少基底100表面的高低起伏。介電層136的介電常數例如是低於4。介電層136的材料包括氧化矽或摻雜氧化矽。氧化矽例如是旋塗式玻璃、高密度電漿氧化矽(HDP oxide)或高高寬比溝填製程(High Aspect Ratio Process，HARP)形成之氧化矽。摻雜氧化矽例如是磷矽玻璃(PSG)或硼磷矽玻璃(BPSG)。介電層136的形成方法可以採用塗佈法，例如旋轉塗佈法或化學氣相沉積法。化學氣相沉積法例如是高密度電漿化學氣相沉積法或高高寬比溝填製程。在一實施例中，介電層132的厚度例如是10埃至100埃。凹陷134的深度例如是2000埃。介電層136的厚度例如是5000埃至10000埃。在形成介電層136之後，可以選擇性的進行退火(annealing)，退火製程例如是快速熱退火或爐管退火。

其後，請參照圖1F，進行平坦化製程，移除凹陷134以外的介電層136以及頂蓋層126表面上的介電層132，留下介電層136a與132a。平坦化製程可以採用化學機械研磨製程來實施。

之後，請參照圖1G，移除頂蓋層126以及虛擬自行對準接觸窗插塞127的導體層124，並回蝕停止層116與襯層117，以形成間隙壁116a與117a，同時形成裸露出源極133的自行對準接 觸窗開口143、裸露出汲極區135的自行對準接觸窗開口145以及裸露出連接Vss的自行對準接觸窗開口(未繪示)。並在周邊區100b形成與閘極結構110的金屬矽化物層113電性連接的閘極接觸窗開口148。在移除頂蓋層126的過程中介電層132a會有一部分也被消耗，而使得所留下來的介電層132b的頂面低於介電層136a的頂面。

之後，請參照圖1H，於自行對準接觸窗開口143、145以及閘極接觸窗開口148中填入阻障層金屬層(未繪示)與導體金屬層(未繪示)，以形成與源極區133電性連接的接觸窗插塞153、與汲極區135電性連接的接觸窗插塞155、與Vss連接的接觸窗插塞(未繪示)以及與閘極結構110的金屬矽化物層113電性連接的閘極接觸窗插塞158。阻障層金屬層的材料例如是氮化鎢、氮化鈦或氮化鉭，形成的方法例如是化學氣相沉積法，厚度例如是5nm至30nm。導體金屬層的材料例如是鎢，形成的方法例如是化學氣相沉積法，厚度例如是100nm至300nm。

請參照圖1H，本發明實施例提出的快閃記憶體包括：基底100、多個閘極結構102、源極區133與汲極區135、多個自行對準接觸窗143、145、介電層132b以及介電層136a。基底100包括晶胞區100a與周邊區100b。閘極結構102位於基底100的晶胞區100a上。源極區133與汲極區135分別位於晶胞區100a的閘極結構102之間的基底100中。自行對準接觸窗143、145位於閘極結構102之間，且位於源極區133與汲極區135上。介電層 132b圍繞自行對準接觸窗143、145，且在對應閘極結構102處具有凹陷134。介電層136a位於介電層132b中，且填滿凹陷134，介電層136a的介電常數低於介電層132b的介電常數。介電層136a的材料例如是旋塗式玻璃、高密度電漿氧化矽或採用高縱深比填溝製程系統之化學氣相沉積法形成之氧化矽。介電層132b的材料例如是氮化矽。在一實施例中，介電層136a的頂面高於介電層132b的頂面。上述快閃記憶體更包括閘極結構110，其位於基底100的周邊區100b上。此外，閘極結構110上也被介電層122覆蓋。介電層122的材料例如是旋塗式玻璃、高密度電漿氧化矽或採用高縱深比填溝製程系統之化學氣相沉積法形成之氧化矽。

綜上所述，本發明提出的快閃記憶體及其製造方法，製程簡單，且能夠降低層間介電層的介電常數，使寄生電容下降，進而減少汲極干擾造成的讀取失敗以及位元線交互影響的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

100a‧‧‧晶胞區

100b‧‧‧周邊區

102、110‧‧‧閘極結構

113‧‧‧金屬矽化物層

116‧‧‧停止層

117‧‧‧襯層

116a、117a、118、119‧‧‧間隙壁

120‧‧‧停止層

122、132b、136a‧‧‧介電層

133、137‧‧‧源極區

134‧‧‧凹陷

135、139‧‧‧汲極區

143、145‧‧‧自行對準接觸窗開口

148‧‧‧閘極接觸窗開口

153、155、158‧‧‧接觸窗插塞

Claims (10)

1. 一種快閃記憶體，包括：一基底，該基底包括一晶胞區；多個第一閘極結構，位於該基底的該晶胞區上；一源極區與一汲極區，分別位於該晶胞區的該些第一閘極結構之間的該基底中；多個自行對準接觸窗，位於該些第一閘極結構之間，且位於該源極區與該汲極區上；一第一介電層，圍繞該些自行對準接觸窗，且在對應該些第一閘極結構處具有一凹陷；以及一第二介電層，位於該第一介電層中，且填滿該些凹陷，該第二介電層的介電常數低於該第一介電層的介電常數。
2. 如申請專利範圍第1項所述的快閃記憶體，其中該第二介電層的頂面高於該第一介電層的頂面。
3. 如申請專利範圍第2項所述的快閃記憶體，其中該第一介電層包括氮化矽。
4. 如申請專利範圍第2項所述的快閃記憶體，其中該第二介電層包括氧化矽。
5. 如申請專利範圍第4項所述的快閃記憶體，其中該氧化矽包括旋塗式玻璃。
6. 一種快閃記憶體的製造方法，包括：提供一基底，該基底包括一晶胞區； 在該基底的該晶胞區上形成多個第一閘極結構；在該些第一閘極結構之間的該基底中形成一源極區與一汲極區；在該基底上形成一圖案化的導體層，覆蓋該些第一閘極結構且至少填滿該些第一閘極結構之間的間隙；在該些第一閘極結構之間的該基底上形成多個虛擬自行對準接觸窗插塞，該些虛擬自行對準接觸窗插塞位於該源極區與該汲極區之上，並在該些虛擬自行對準接觸窗插塞周圍形成多個開口；在該些虛擬自行對準接觸窗插塞以及該些開口表面形成一第一介電層；在該第一介電層上形成一第二介電層，該第二介電層填滿該些開口，且該第二介電層的介電常數低於該第一介電層的介電常數；以及移除該些虛擬自行對準接觸窗插塞，形成多個自行對準接觸窗。
7. 如申請專利範圍第6項所述的快閃記憶體的製造方法，更包括在該基底上形成一停止層，覆蓋該圖案化的導體層以及該第二閘極結構。
8. 如申請專利範圍第6項所述的快閃記憶體的製造方法，其中該第一介電層包括氮化矽。
9. 如申請專利範圍第6項所述的快閃記憶體的製造方法，其中該第二介電層包括氧化矽。
10. 如申請專利範圍第9項所述的快閃記憶體的製造方法，其中該氧化矽包括旋塗式玻璃、高密度電漿氧化矽或採用高縱深比填溝製程系統之化學氣相沉積法形成之氧化矽。