TW201926440A - 在半導體裝置中的接墊結構及其製造方法 - Google Patents

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Abstract

一種製造一半導體裝置之方法包含：在一基板上形成一記憶體單元；形成一導電接墊區域以電耦合至該記憶體單元；在該導電接墊區域上方沉積一介電層；在該介電層上方形成一第一鈍化層；蝕刻該第一鈍化層至穿透該介電層，藉此暴露該導電接墊區域之一第一區；在該第一鈍化層及該導電接墊區域之該經暴露第一區上方形成一第二鈍化層；及蝕刻該第二鈍化層以暴露該導電接墊區域之一第二區。

Description

在半導體裝置中的接墊結構及其製造方法
本發明實施例係有關在半導體裝置中的接墊結構及其製造方法。
在現代半導體裝置及系統中，組件之整合及小型化以一越來越快的速度發展。成長挑戰中之一者係記憶體裝置之形成。隨著在先進技術節點中以較大密度及較小佔用面積製造記憶體裝置，引入更多製造步驟來滿足幾何及效能要求。然而，生產步驟及成本不可避免地增加。因此，以一較高效方式提高現有製造製程係合意的。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：在一基板上形成一記憶體單元；形成一導電接墊區域以電耦合至該記憶體單元；在該導電接墊區域上方沉積一介電層；在該介電層上方形成一第一鈍化層；蝕刻該第一鈍化層至穿透該介電層，藉此暴露該導電接墊區域之一第一區；在該第一鈍化層及該導電接墊區域之該經暴露第一區上方形成一第二鈍化層；及蝕刻該第二鈍化層以暴露該導電接墊區域之一第二區。
本發明的一實施例係關於一種半導體裝置，其包括：一基板；一導電接墊區域，其電耦合至該基板；一第一介電層，其位於該導電接墊區域上方；一鈍化層，其位於該第一介電層上方，其中該鈍化層包括覆蓋該第一介電層之一橫向延伸部分及位於該第一介電層之一側壁上之一垂直延伸部分，其中該鈍化層之該橫向延伸部分及該垂直延伸部分透過一垂直延伸邊界而結合。
本發明的一實施例係關於一種半導體結構，其包括：一記憶體單元；及一接墊結構，其電耦合至該記憶體單元，該接墊結構包括：一導電接墊區域，其位於該記憶體單元上方；一第一介電層，其放置於該導電接墊區域上方；及一第一鈍化層，其位於該第一介電層上方且暴露該導電接墊區域之一區，其中包括一實質上相等厚度的該第一鈍化層之一垂直部分覆蓋該第一介電層之一側壁且接觸該導電接墊區域之該經暴露區。
以下揭露提供用於實施所提供標之物之不同構件之諸多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下描述中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非自身指示所論述之各種實施例及/或組態之間的一關係。
此外，可在本文中為易於描述而使用空間相對術語(諸如「下面」、「下方」、「下部」、「上面」、「上部」及諸如此類)來描述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲涵蓋裝置在使用或操作中之除各圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地解釋本文中所使用之空間相對描述語。
如本文中所使用，術語「實質上」係指一動作、特性、性質、狀態、結構、物項或結果之全部或幾乎全部範圍或程度。舉例而言，一表面被描述為與另一表面「實質上」共面將意指這兩個表面完全位於同一平面中或幾乎完全位於同一平面中。與絕對完全之精確可允許偏離程度可在某些情形中取決於特定內容脈絡。在某些實例中，可允許偏離程度小於約0.1%。在某些實例中，可允許偏離程度小於約1%或小於約5%。在某些實例中，可允許偏離程度小於約10%。然而，通常，接近於完全將視為等效於絕對完全及總完全。
在製造記憶體裝置時，製造操作之次序應仔細安排以便降低成本同時維持裝置品質及效能。在製造包含一記憶體單元陣列之非揮發性記憶體裝置之一典型製程中，可在記憶體單元陣列上方形成一接墊結構以電耦合記憶體單元與外部導電構件。然而，發明人發現，在形成接墊結構期間及之後執行之某些處理(諸如一熱操作)可不利地影響下伏記憶體單元。舉例而言，由熱製程引入之非期望氫原子或水分子可穿透接墊結構之某些未完成構件且到達下伏記憶體單元。在此等狀況下，記憶體單元之效能將由於污染而減小。
為了解決上述問題，本揭露中提出製作接墊結構之一方法。在接墊結構中採用一鈍化區域，使得下伏於接墊結構下之記憶體單元可受到保護以免受氫原子或水分子污染。另外，與類似方法相比，所提出方法藉由在鈍化區域之形成期間執行一個較少微影操作而提供處理優點。因此，製造時間及成本可進一步減小。
圖1至圖3係根據某些實施例之製造一半導體裝置100之一方法之中間結構的剖面圖。半導體裝置100可係一記憶體裝置。在所繪示實例中，半導體裝置100係一非揮發性記憶體裝置，諸如一MONOS (金屬-氧化物-氮化物-氧化物-矽)快閃記憶體。參考圖1，接收或提供一基板101。基板101包含一半導體材料110，諸如矽。在一項實施例中，基板101可包含其他半導體材料，諸如矽鍺、碳化矽、砷化鎵或類似物。基板101可係一p型半導電基板(受體類型)或一n型半導電基板(施體類型)。另一選擇係，在各種應用中，基板101可包含另一元素半導體，諸如鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其組合。在另一實施例中，基板101可係一絕緣體上半導體(SOI)。在又一些實施例中，基板101可包含一經摻雜磊晶層、一梯度半導體層或者疊覆於一不同類型之另一半導體層上之一半導體層，諸如一矽鍺層上之一矽層。
接下來，在基板101中形成隔離結構112。在所繪示實施例中，隔離結構112係淺溝槽隔離(STI)，儘管諸如矽局部氧化(LOCOS)等其他隔離結構亦係可能的。隔離結構112可由諸如介電材料等電絕緣材料形成。在某些實施例中，隔離結構112係由一種氧化物(例如，氧化矽或氧化鍺)、一種氮化物(例如，氮化矽)、一種氧氮化物(例如，GaP氧氮化物)、二氧化矽(SiO2 )、氧氮化矽(SixOyNz)、一聚合物材料或類似物形成。介電材料可使用一適合製程(諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、UV-臭氧氧化，或其組合)來形成。在某些實施例中，可使用一平坦化操作(諸如研磨或化學機械平坦化(CMP)製程)來移除隔離結構112之多餘材料且使隔離結構112之頂部表面與基板101水平。
接下來，在基板101上形成記憶體單元122。記憶體單元122可在基板101上配置成一陣列。如圖1中所圖解說明，作為一實例，兩個記憶體單元122A與122B彼此橫向間隔開。記憶體單元122A及122B可共用在後續段落中詳細描述之一或多個構件(諸如一汲極區域)。記憶體單元122中之每一者包含一控制閘極132、一阻障層134、一電荷捕獲層136、一穿隧層138、一選擇閘極140、一遮罩層142及一選擇閘極介電層144。
穿隧層138、電荷捕獲層136及阻障層134作為一堆疊按順序形成於基板101上方。在本實施例中，通常稱為一複合ONO層的穿隧層138、電荷捕獲層136及阻障層134之堆疊放置於基板101與控制閘極132之間。此外，複合ONO層向上延伸且覆蓋控制閘極132之一側壁。複合ONO層在控制閘極132與選擇閘極140之間延伸。電荷捕獲層136藉由各別兩個側上之穿隧層138及阻障層134而電絕緣。此外，電荷捕獲層136含有用於藉由適當地加偏壓於控制閘極132及選擇閘極140而保持資訊承載電荷之捕獲位點。在某些實施例中，阻障層134可包含介電材料，諸如二氧化矽或其他適合材料。在某些實施例中，穿隧層138可包含介電材料，諸如二氧化矽或其他適合材料。在某些實施例中，電荷捕獲層136可包含氮化矽或其他適合材料。穿隧層138、電荷捕獲層136及阻障層134中之每一者可使用CVD、PVD、ALD或其他適合操作來形成。
控制閘極132形成於阻障層134上方。控制閘極132經組態以接收一偏壓電壓以在記憶體單元122之一程式化(諸如寫入或抹除)操作或讀取操作期間移動或感測電荷。舉例而言，在一程式化操作期間，控制閘極132被加偏壓以透過穿隧層138驅動資訊承載電荷至電荷捕獲層136中或遠離電荷捕獲層136。控制閘極132係由一導電材料(諸如多晶矽)或金屬材料(例如，矽化鎢)形成。控制閘極132可藉由沉積一毯覆層且將毯覆層圖案化而形成。在其中選擇矽化物之實施例中，執行一種矽化操作以使矽與金屬材料材料反應，藉此形成一種矽化物型控制閘極132。
選擇閘極介電層144毗鄰於穿隧層138形成於半導體基板101上方。選擇閘極介電層144可包含二氧化矽或其他適合閘極介電材料。選擇閘極140形成於選擇閘極介電層144上方。選擇閘極140係由一導電材料(諸如多晶矽或經摻雜多晶矽)形成。選擇閘極140可藉由沉積一毯覆層且將毯覆層圖案化藉此留下選擇閘極140之區域而形成。選擇閘極140可接收一偏壓電壓且與控制閘極132合作以促進記憶體單元122之程式化操作。
遮罩層142形成於選擇閘極140上方。遮罩層142係由介電材料(諸如氮化矽)形成。另一選擇係，遮罩層142亦可包含四乙基正矽酸鹽(TEOS)。在某些實施例中，遮罩層142之一側壁由穿隧層138覆蓋。在某些實施例中，遮罩層142具有高於穿隧層138、電荷捕獲層136、阻障層134及控制閘極132之一上部表面。
選擇閘極間隔件152形成於基板101上且覆蓋一各別選擇閘極140之一側壁。兩個毗鄰記憶體單元122A及122B可具有彼此面對之各別選擇閘極間隔件152。選擇閘極間隔件152係由介電材料(諸如氮化物、氧化物或其他適合材料)形成。另外，一控制閘極間隔件154形成於基板101上且覆蓋各別控制閘極132之一外側壁。在本實施例中，控制閘極間隔件154亦覆蓋複合ONO層之一側壁。控制閘極間隔件154係由介電材料(諸如氧化物、氮化物或其他適合材料)形成。在某些實施例中，控制閘極間隔件154及選擇閘極間隔件152可包含不同材料。在某些實施例中，控制閘極132具有自遮罩層142之一側朝向控制閘極間隔件154之一側傾斜之一傾斜上部表面。
參考圖2，兩個源極區域114及一汲極區域116形成於基板101中。源極區域114及汲極區域116可藉由一或多個離子植入操作而形成。在某些實施例中，源極區域114及汲極區域116係為與基板101之摻雜劑類型相反之一摻雜劑類型，舉例而言，一N型或P型摻雜劑。源極區域114中之每一者形成於對應控制閘極間隔件154與一各別隔離結構112之間，且汲極區域116形成於兩個毗鄰選擇閘極140之間。源極區域114中之每一者與個別記憶體單元122A及122B相關聯，而汲極區域116由記憶體單元122A及122B兩者共用。在某些實施例中，一蝕刻停止層156形成於汲極區域116或其他構件上方。
隨後，在基板101及記憶體單元122上方形成一層間介電質(ILD) 120。ILD 120可由氧化物(諸如未經摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低介電係數材料或類似物)形成。低介電係數材料可具有低於3.8之介電常數(亦即，介電係數值)，儘管ILD 120之介電材料可接近於3.8。在某些實施例中，低介電係數材料之介電係數值低於約3.0，且可低於約2.5。ILD 120可藉由最初透過一適合製程(諸如CVD、PVD、ALD、旋塗或諸如此類)形成一毯覆介電材料而形成。在某些實施例中，採用一平坦化操作(諸如研磨或化學機械拋光(CMP))來移除多餘介電材料且使ILD 120與遮罩層142之上部表面水平。
接下來，在ILD層120上方形成一光阻劑(未單獨展示)。對光阻劑層執行圖案化操作(諸如微影及蝕刻方法)以形成穿過ILD 120之通路。通路可向下延伸以暴露記憶體單元122之下伏構件，諸如源極區域114、汲極區域116及導電構件(例如，控制閘極132及選擇閘極140)。可將導電材料填充於通路中以形成導電通路。舉例而言，兩個導電通路162經形成以電耦合至源極區域114，且一導電通路164經形成以電耦合至汲極區域116。導電通路(例如，通路162及164)可由金屬材料(諸如鎢、氮化鈦、鉭或類似物)形成。因此形成至少包括記憶體單元陣列122、ILD 120及導電通路之一記憶體層102。雖然未展示，但額外導電通路可使用一類似形成方法形成以電耦合至記憶體單元122中之每一者之控制閘極及選擇閘極。在某些實施例中，一種矽化物層可形成於導電通路與導電構件(諸如源極區域114或汲極區域116)之間以便降低接觸電阻，儘管此未單獨展示。
圖3圖解說明一重佈層(RDL) 103在記憶體層102上方之形成。RDL 103經組態以提供其上覆組件之間的重佈線互連。另外，RDL 103經組態以電耦合其上覆組件與記憶體層102之構件或基板101。RDL 103可包含包括多個金屬層之一堆疊式導電結構。該等金屬層中之每一者可包含導電線或線路且透過金屬通路電耦合至一毗鄰上覆或下伏金屬層。舉例而言，不同金屬層中之數個間隔開的金屬線166透過連接金屬通路168而互連。此外，金屬線166及金屬通路168藉由絕緣材料(諸如一金屬間介電質(IMD) 160)而電絕緣。IMD 160可由氧化物(諸如未經摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低介電係數材料或其它介電材料)形成。根據某些實施例，IMD 160包括一聚合物材料。IMD 160可藉由CVD、PVD、ALD、旋塗或其他適合操作而形成。圖3中僅為了圖解說明而展示RDL 103之金屬層之組態及數目。RDL 103之其它數目及組態仍在本揭露之所預期範疇內。
仍參考圖3，數個接墊結構104形成於RDL 103之一最頂層中。接墊結構104經形成以電耦合半導體裝置100與外部構件或裝置。在某些實施例中，接墊結構104透過RDL 103之中間層中之金屬線166及金屬通路168而電耦合至記憶體單元122中之至少一者。後續段落中更詳細地描述接墊結構104之組件及製造步驟。
發明人已發現氫原子或蒸汽(水分子)留在記憶體單元122 (亦即，複合ONO層)中。具體而言，此殘留氫或蒸汽可藉由與複合ONO層(亦即，阻障層134、電荷捕獲層136及穿隧層138)周圍之所存儲電荷相互作用且吸收此等電荷而污染ONO層。由於所存儲電荷之量與各別記憶體單元之資料準確度密切相關，因此記憶體單元122之資料完整性可顯著減小。發明人進一步發現，氫原子或蒸汽可能來源於在形成接墊結構104時之一熱或清潔操作，穿透至及行進穿過RDL 103及記憶體層102之某些構件(諸如介電材料)且到達ONO層。因此，改良製造接墊結構104之現有程序以便防止氫及/或水污染係必要的。
圖4至圖10係根據某些實施例之製造圖3中之半導體裝置之一接墊結構104之一方法之中間結構的剖面圖。該方法以形成參考圖3所描述及圖解說明之RDL 103繼續，其中圖3圖解說明RDL 103之中間金屬層。參考圖4，RDL 103之一最頂層之形成以形成接墊結構104開始。首先，在RDL 103之一金屬線166或一金屬通路168上方形成一導電接墊區域202。導電接墊區域202係由一導電材料(諸如鋁、銅、鎢、其一合金、其組合或類似物)形成。導電接墊區域202可藉由最初在RDL 103之IMD 160上方毯覆沉積一導電材料且將導電材料圖案化成IMD 160上之經隔離導電接墊區域202 (展示於圖3中)而形成。在某些實施例中，導電接墊區域202具有介於約30 µm與約200 µm之間(舉例而言，約60 µm)的一寬度。在某些實施例中，導電接墊區域202具有介於約1,300 nm與約1,500 nm之間(舉例而言，1,400 nm)的一厚度。在自上面觀看時，導電接墊區域202可具有一圓形形狀、一多邊形形狀或一條帶形狀。
隨後，在導電接墊區域202上方形成一保護區域204。保護區域204可覆蓋導電接墊區域202。在所繪示實例中，保護區域204具有自一剖面圖與導電接墊區域202之側壁對準之側壁。保護區域204具有比導電接墊區域202大之一硬度，且可由氮化鈦或其他適合材料形成。作為一例示性製造方法，保護區域204可藉由最初毯覆沉積覆蓋IMD 160及導電接墊區域202之一保護材料且將毯覆材料圖案化以移除導電接墊區域202之側壁外之多餘部分而形成。在某些實施例中，藉由與保護區域204共用同一微影遮罩而連同保護區域204之圖案化操作一起將導電接墊區域202圖案化。在某些實施例中，保護區域204可具有介於約500埃與約1,500埃之間(舉例而言，700埃)的一厚度。
接下來，在導電接墊區域202及保護區域204上方形成一複合介電層210。在某些實施例中，複合介電層210包含一分層結構。在所繪示實施例中，一第一氧化物層212保形地形成於保護區域204及IMD 160上方。第一氧化物層212可使用低壓CVD (LPCVD)、電漿輔助CVD (PECVD)、PVD、ALD或其他適合製程而形成。在某些實施例中，第一氧化物層212具有介於約100 nm與約500 nm之間(舉例而言，200 nm)的一厚度。一第二氧化物層214經形成以覆蓋第一氧化物層212。在某些實施例中，第二氧化物層214包括使用一HDP-CVD製程形成之一高密度電漿(HDP)氧化物。與第一氧化物層212相比，使用HDP-CVD之第二氧化物層214可具有一較佳間隙填充效能且提供比第一氧化物層212之表面平滑之一表面。在某些實施例中，第二氧化物層214具有介於約600 nm與約1,200 nm之間(舉例而言，900 nm)的一厚度。一第三氧化物層216隨後形成於第二氧化物層214上方。在某些實施例中，第三氧化物層216係使用LPCVD、PECVD、PVD、ALD或其他適合製程形成。在某些實施例中，第三氧化物層216及第一氧化物層212係由同一材料形成。在某些實施例中，第三氧化物層216具有介於約500 nm與約1,000 nm之間(舉例而言，800 nm)的一厚度。
該方法以一第一鈍化層218之一形成繼續，如圖5中所圖解說明。第一鈍化層218在複合層結構210上方形成為一毯覆狀層。在某些實施例中，第一鈍化層218係由一介電材料(諸如一種氮化矽、氧氮化矽、二氧化矽或二氧化鈦)形成。在某些實施例中，第一鈍化層218係由不同於複合介電層210之介電材料的一介電材料形成。舉例而言，在當前實例中，第一鈍化層218係由氮化矽形成，以便與氧化矽相比提供對抗氫及水之較佳保護能力。在某些實施例中，第一鈍化層218具有介於約0.4 µm與約0.8 µm之間(舉例而言，0.6 µm)的一厚度。在某些實施例中，第一鈍化層218係使用CVD、PVD、ALD或其他適合製程形成。
參考圖6，對接墊結構104執行一蝕刻操作250，使得穿過第一鈍化物218、複合介電層210及保護區域204形成一凹槽221。凹槽221可部分地暴露導電接墊區域202之上部表面202A。在某些實施例中，導電接墊區域202之經暴露區具有介於約30 µm與約100 µm之間(舉例而言，約50 µm)的一寬度W1。第一鈍化物218、複合介電層210及保護區域204之側壁228暴露於凹槽221。在某些實施例中，蝕刻操作250可係一乾式蝕刻、一濕式蝕刻，或其一組合。在所繪示實施例中，採用一乾式蝕刻或一反應性離子蝕刻(RIE)操作，其中實質上沿著垂直於導電接墊區域202之表面202A之一垂直方向進行蝕刻。因此，界定所得凹槽221之側壁228具有一實質上垂直輪廓。雖然未展示，但一光阻劑層可形成於第一鈍化層218上方以界定凹槽221之幾何形狀。此外，在形成凹槽221之後，可對光阻劑層進行清潔或剝離。
在某些實施例中，為了確保從導電接墊區域202之表面202A完全移除鈍化材料，可對導電接墊區域202進行過蝕刻，使得在蝕刻操作期間移除導電接墊區域202之一深度。在某些實施例中，藉由蝕刻操作250形成的導電接墊區域202之凹陷厚度小於約0.25 µm，舉例而言係0.1 µm。
接下來，在第一鈍化層218上方及在凹槽221中保形地形成一第二鈍化層220，如圖7中所圖解。第二鈍化層220由複合介電層210及保護區域204橫向環繞。在某些實施例中，第二鈍化層220覆蓋複合介電層210 (亦即，氧化物層212、214及216)之側壁及圖6中先前暴露於凹槽221之上部表面202A。另外，第二鈍化層220覆蓋藉由蝕刻操作250暴露於凹槽221的第一鈍化層218之一側壁。在某些實施例中，第二鈍化層220係由一介電材料(諸如一種氮化矽、二氧化矽或二氧化鈦)形成。在某些實施例中，第二鈍化層220係由不同於複合介電層210之介電材料之一介電材料形成，以便保護複合介電層210免受氫及水破壞。在某些實施例中，第二鈍化層220包含與第一鈍化層218相同之一材料(諸如氮化矽)，且因此這兩個鈍化層可視為一單個鈍化層。在某些實施例中，第二鈍化層220具有介於約0.8 µm與約1.8 µm之間(舉例而言，1.2 µm)的一厚度。在某些實施例中，第二鈍化層220係使用CVD、PVD、ALD或其他適合製程形成。
圖8展示對第二鈍化層220之一圖案化操作。執行一蝕刻操作260以蝕刻第二鈍化層220，使得一凹槽223經形成以部分地暴露導電接墊區域202之上部表面202A。移除第二鈍化層220在凹槽221內之水平部分，從而得到界定凹槽223之幾何形狀的經蝕刻第二鈍化層224之垂直部分(或側壁)。在某些實施例中，導電接墊區域202之經暴露區具有介於約30 µm與約80 µm之間(舉例而言，約50 µm)的一寬度W2。在某些實施例中，由於經蝕刻第二鈍化層224之側壁厚度，暴露於凹槽223中的導電接墊區域202之區小於暴露於凹槽221中之區。在某些實施例中，寬度W2小於寬度W1。另外，經蝕刻第二鈍化層224之側壁覆蓋第一鈍化物218、複合介電層210及保護區域204之側壁。在某些實施例中，經蝕刻第二鈍化層224包含介於約0.8 µm與約1.8 µm之間(舉例而言，1.2 µm)的一側壁厚度。在某些實施例中，蝕刻操作260可係一乾式蝕刻、一濕式蝕刻，或其一組合。在所繪示實施例中，採用一乾式蝕刻或一RIE操作，使得沿著垂直於導電接墊區域202之表面202A之一垂直方向蝕刻凹槽223，從而得到具有跨越保護區域204及複合介電層210之側壁之一厚度T1之一實質上垂直側壁輪廓。
在所繪示實施例中，以一自對準方式執行蝕刻操作260。舉例而言，在不使用一額外遮罩或微影操作之情況下使用一非等向性蝕刻操作260形成經蝕刻第二鈍化層224之側壁。因此，第二鈍化層220之一厚度經蝕刻使得經蝕刻第二鈍化層224之大多數水平部分被移除且垂直側壁部分保持圍繞側壁228。在某些實施例中，自對準蝕刻操作260使用一乾式蝕刻製程對第二鈍化層220執行一毯覆式蝕刻或非選擇性蝕刻。藉由第二鈍化層220之添加及自對準蝕刻而達成覆蓋複合介電層210之經暴露側壁及暴露導電接墊區域202之雙重目的。因此，僅需要一單個微影操作。相比而言，現有方法利用一單個鈍化層沉積及兩個單獨微影操作來暴露複合介電層之側壁、沉積覆蓋複合介電層之側壁及導電接墊區域之表面之單個鈍化層，且透過蝕刻單個鈍化層而暴露導電接墊區域。基於前述內容，顯然，所提出方法在節省至少一個微影操作方面提供一處理優點。此外，使用一自對準圖案化方法之經蝕刻第二鈍化層224之側壁厚度T1大於使用現有方案之圖案化方法而獲得之該側壁厚度。因此達成鈍化層之一較佳鈍化及保護效能。
在某些實施例中，自對準蝕刻操作260進一步移除覆蓋第一鈍化層218的第二鈍化層220之一水平部分220A (參見圖7)。在某些實施例中，透過蝕刻操作260暴露第一鈍化層218之水平部分218A。在某些實施例中，透過蝕刻操作260蝕刻水平部分218A之一深度。在某些實施例中，經蝕刻第二鈍化層224具有與第一鈍化層218成水平之一頂部部分。
參考圖9，接觸經蝕刻第二鈍化層224的第一鈍化層218之側壁228充當第一鈍化層218與經蝕刻第二鈍化層224之間的一介面。在某些實施例中，側壁228與透過蝕刻操作250接觸經蝕刻第二鈍化層224的複合介電層210及保護區域204之側壁實質上對準。在某些實施例中，一介電層238 (諸如氧化矽)在經蝕刻第二鈍化層224與第一鈍化層218之間形成於垂直延伸側壁228上。介電層238係一薄膜且可先前在經蝕刻第二鈍化層224沉積於第一鈍化層218上之前形成於側壁228上(儘管圖6或圖7中未單獨展示)。介電層238可不同於第一鈍化層218或經蝕刻第二鈍化層224，且因此形成側壁228上之一可觀察邊界或介面。介電層238可不存在於複合介電層210之側壁上。在某些實施例中，在蝕刻操作260期間，跨越第一鈍化層218及第二鈍化層220之水平部分218A之結合表面可不保持完全均勻。舉例而言，一凹坑232形成於介面/側壁228周圍之結合表面上。
仍參考圖9，在某些實施例中，執行蝕刻操作260以確保從導電接墊區域202之表面202A完全移除鈍化材料。在某些情形中，可對導電接墊區域202進行過蝕刻，使得在形成凹槽223期間移除導電接墊區域202之一深度D1且表面202A係一凹陷表面。形成凹陷表面202A之一側壁234，側壁234與經蝕刻第二鈍化層224之側壁相遇。在某些實施例中，藉由蝕刻操作260形成的導電接墊區域202之凹陷高度(亦即，側壁234之高度)介於約100埃與約200埃之間。
在某些實施例中，經蝕刻第二鈍化層224之側壁包括一上部部分224A及一下部部分224B。在某些實施例中，上部部分224A由於自對準蝕刻操作260而具有一漸縮形狀。相比而言，下部部分224B具有一相對垂直側壁，該相對垂直側壁具有一實質上相等厚度。下部部分224B可覆蓋複合介電層210及保護區域204之側壁。在某些實施例中，下部部分224B可部分地覆蓋第一鈍化層218之側壁。在某些實施例中，在達成下部部分224B之一相對垂直側壁輪廓之同時，蝕刻操作260可在經蝕刻第二鈍化層224之上部部分224A中形成一拐角226。拐角226可藉由蝕刻操作260形成為一修圓拐角。在某些其他實例中，該拐角包含在經蝕刻第二鈍化層224之頂部部分之成角度表面與一水平面之間量測之一角度Φ。在某些實施例中，角度Φ介於約40度與約60度之間，舉例而言係45度。
參考圖10，一導電插塞230形成於凹槽223中。導電插塞230由經蝕刻第二鈍化層224之垂直部分橫向環繞。導電插塞230係由一導電材料(諸如鎢、銅、鈦、其組合或類似物)形成。在某些實施例中，導電插塞230部分地覆蓋經蝕刻第二鈍化層224。導電插塞230可藉由CVD、PVD、電鍍或其他適合方法形成。
在某些實施例中，在第二鈍化層220之形成期間或之後執行某些熱處理或清潔操作。由於複合介電層210之經暴露側壁已由第二鈍化層220覆蓋，因此可包含氫或水之反應氣體被第二鈍化層220阻擋而不會穿透至複合介電層210中且不會到達記憶體層102中之記憶體單元122。記憶體單元122之結構完整性可因此得以維持。
根據本揭露之一實施例，一種製造一半導體裝置之方法包含：在一基板上形成一記憶體單元；形成一導電接墊區域以電耦合至該記憶體單元；在該導電接墊區域上方沉積一介電層；在該介電層上方形成一第一鈍化層；蝕刻該第一鈍化層至穿透該介電層，藉此暴露該導電接墊區域之一第一區；在該第一鈍化層及該導電接墊區域之該經暴露第一區上方形成一第二鈍化層；及蝕刻該第二鈍化層以暴露該導電接墊區域之一第二區。
根據本揭露之一實施例，一種半導體裝置包含一基板及電耦合至該基板之一導電接墊區域。該半導體裝置亦包含位於該導電接墊區域上方之一第一介電層及位於該第一介電層上方之一鈍化層。該鈍化層包括覆蓋該第一介電層之一橫向延伸部分及位於該第一介電層之一側壁上之一垂直延伸部分。該鈍化層之該橫向延伸部分及該垂直延伸部分透過一垂直延伸邊界而結合。
根據本揭露之一實施例，一種半導體結構包含一記憶體單元及電耦合至該記憶體單元之一接墊結構。該接墊結構包含：一導電接墊區域，其位於該記憶體單元上方；一第一介電層，其放置於該導電接墊區域上方；及一第一鈍化層，其位於該第一介電層上方且暴露該導電接墊區域之一區。具有一實質上相等厚度的該第一鈍化層之一垂直部分覆蓋該第一介電層之一側壁且接觸該導電接墊區域之該經暴露區。
前述內容概述數項實施例之構件，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於執行與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100‧‧‧半導體裝置
101‧‧‧基板/半導體基板
102‧‧‧記憶體層
103‧‧‧重佈層
104‧‧‧接墊結構
112‧‧‧隔離結構
114‧‧‧源極區域
116‧‧‧汲極區域
120‧‧‧層間介電質
122A‧‧‧記憶體單元
122B‧‧‧記憶體單元
132‧‧‧控制閘極/矽化物型控制閘極
134‧‧‧阻障層
136‧‧‧電荷捕獲層
138‧‧‧穿隧層
140‧‧‧選擇閘極
142‧‧‧遮罩層
144‧‧‧選擇閘極介電層
152‧‧‧選擇閘極間隔件
154‧‧‧控制閘極間隔件
156‧‧‧蝕刻停止層
160‧‧‧金屬間介電質
162‧‧‧導電通路/通路
164‧‧‧導電通路/通路
166‧‧‧金屬線
168‧‧‧金屬通路
202‧‧‧導電接墊區域/經隔離導電接墊區域
204‧‧‧保護區域
210‧‧‧複合介電層/複合層結構
212‧‧‧第一氧化物層/氧化物層
214‧‧‧第二氧化物層/氧化物層
216‧‧‧第三氧化物層/氧化物層
218‧‧‧第一鈍化層/第一鈍化物
218A‧‧‧水平部分
220‧‧‧第二鈍化層
220A‧‧‧水平部分
221‧‧‧凹槽
223‧‧‧凹槽
224‧‧‧經蝕刻第二鈍化層
224A‧‧‧上部部分
224B‧‧‧下部部分
226‧‧‧拐角
228‧‧‧側壁/垂直延伸側壁/介面
230‧‧‧導電插塞
232‧‧‧凹坑
234‧‧‧側壁
238‧‧‧介電層
250‧‧‧蝕刻操作
260‧‧‧蝕刻操作/非等向性蝕刻操作/自對準蝕刻操作
D1‧‧‧深度
T1‧‧‧厚度/側壁厚度
W1‧‧‧寬度
W2‧‧‧寬度
Φ‧‧‧角度
依據與附圖一起閱讀之以下詳細描述最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1至圖3係根據某些實施例之製造一半導體裝置之一方法之中間結構的剖面圖。
圖4至圖10係根據某些實施例之製造圖3中之半導體裝置之一接墊結構之一方法之中間結構的剖面圖。

Claims (20)

  1. 一種製造一半導體裝置之方法，其包括： 在一基板上形成一記憶體單元； 形成一導電接墊區域以電耦合至該記憶體單元； 在該導電接墊區域上方沉積一介電層； 在該介電層上方形成一第一鈍化層； 蝕刻該第一鈍化層至穿透該介電層，藉此暴露該導電接墊區域之一第一區； 在該第一鈍化層及該導電接墊區域之該經暴露第一區上方形成一第二鈍化層；及 蝕刻該第二鈍化層以暴露該導電接墊區域之一第二區。
  2. 如請求項1之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括：使用一自對準方案蝕刻該第二鈍化層。
  3. 如請求項1之方法，其中蝕刻該第一鈍化層至穿透該介電層包括暴露該介電層之一側壁，且其中在該第一鈍化層上方形成一第二鈍化層包括形成該第二鈍化層以覆蓋該介電層之該側壁。
  4. 如請求項1之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括暴露該第一鈍化層之一水平部分。
  5. 如請求項3之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括蝕刻該第一鈍化層之一部分。
  6. 如請求項5之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括：在接觸該經蝕刻第二鈍化層的該經蝕刻第一鈍化層之一表面上形成一凹坑。
  7. 如請求項1之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括：在該第二鈍化層之一頂部部分處形成一修圓拐角。
  8. 如請求項1之方法，其中在該導電接墊區域上方沉積一介電層包括：在該導電接墊區域上方使用一電漿輔助化學氣相沉積形成一第一氧化物層，及在該第一氧化物層上方沉積一高密度電漿氧化物。
  9. 如請求項1之方法，其中蝕刻該第二鈍化層以暴露該導電接墊區域包括使該導電接墊區域凹陷一深度。
  10. 如請求項1之方法，其進一步包括在形成該第二鈍化層之後執行一熱處理。
  11. 一種半導體裝置，其包括： 一基板； 一導電接墊區域，其電耦合至該基板； 一第一介電層，其位於該導電接墊區域上方； 一鈍化層，其位於該第一介電層上方，其中該鈍化層包括覆蓋該第一介電層之一橫向延伸部分及位於該第一介電層之一側壁上之一垂直延伸部分， 其中該鈍化層之該橫向延伸部分及該垂直延伸部分透過一垂直延伸邊界而結合。
  12. 如請求項11之半導體裝置，其中該第一介電層具有與該鈍化層之該橫向延伸部分之一第二側壁對準之一第一側壁。
  13. 如請求項11之半導體裝置，其進一步包括電耦合該基板與該導電接墊區域之一重佈層。
  14. 如請求項11之半導體裝置，其進一步包括部分地覆蓋該導電接墊區域之一保護區域。
  15. 如請求項11之半導體裝置，其進一步包括位於該導電接墊區域上方且由第二鈍化層之側壁橫向環繞之一導電插塞。
  16. 一種半導體結構，其包括： 一記憶體單元；及 一接墊結構，其電耦合至該記憶體單元，該接墊結構包括： 一導電接墊區域，其位於該記憶體單元上方； 一第一介電層，其放置於該導電接墊區域上方；及 一第一鈍化層，其位於該第一介電層上方且暴露該導電接墊區域之一區，其中包括一實質上相等厚度的該第一鈍化層之一垂直部分覆蓋該第一介電層之一側壁且接觸該導電接墊區域之該經暴露區。
  17. 如請求項16之半導體結構，其進一步包括位於該第一介電層上方且接觸該第一鈍化層之一第二鈍化層。
  18. 如請求項17之半導體結構，其中該第一鈍化層及該第二鈍化層係由同一材料形成。
  19. 如請求項17之半導體結構，其進一步包括位於該第一鈍化層之一表面上在該第一鈍化層與該第二鈍化層之間的一介面處之一凹坑(圖9，232)。
  20. 如請求項16之半導體結構，其中該導電接墊區域之該經暴露區之一表面具有接觸該第一鈍化層之該垂直部分之一側壁部分。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510696B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Pad structure and manufacturing method thereof in semiconductor device
JP2019153666A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20210051536A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지
US11256114B2 (en) * 2020-02-11 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US11532579B2 (en) 2020-07-13 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation structure with increased thickness for metal pads
CN115376890A (zh) * 2020-08-11 2022-11-22 广州粤芯半导体技术有限公司 半导体器件的制备方法
US11515234B2 (en) * 2020-12-03 2022-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device package including promoters and method of manufacturing the same
CN114758955B (zh) * 2022-06-13 2022-09-02 广州粤芯半导体技术有限公司 一种闪存结构及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
CN1216407C (zh) * 2001-03-27 2005-08-24 华邦电子股份有限公司 一种金属层间介电层的制造方法
US20020187627A1 (en) * 2001-06-06 2002-12-12 Yu-Shen Yuang Method of fabricating a dual damascene structure
US6590295B1 (en) * 2002-06-11 2003-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic device with a spacer redistribution layer via and method of making the same
US6878620B2 (en) * 2002-11-12 2005-04-12 Applied Materials, Inc. Side wall passivation films for damascene cu/low k electronic devices
US7071554B2 (en) * 2004-05-27 2006-07-04 Intel Corporation Stress mitigation layer to reduce under bump stress concentration
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7615866B2 (en) * 2006-05-23 2009-11-10 Freescale Semiconductor, Inc. Contact surrounded by passivation and polymide and method therefor
KR100886714B1 (ko) * 2007-10-10 2009-03-04 주식회사 하이닉스반도체 반도체 칩
US8138616B2 (en) * 2008-07-07 2012-03-20 Mediatek Inc. Bond pad structure
US8159070B2 (en) * 2009-03-31 2012-04-17 Megica Corporation Chip packages
US9312230B2 (en) * 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US8282846B2 (en) * 2010-02-27 2012-10-09 National Semiconductor Corporation Metal interconnect structure with a side wall spacer that protects an ARC layer and a bond pad from corrosion and method of forming the metal interconnect structure
US8922004B2 (en) * 2010-06-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump structures having sidewall protection layers
US8502389B2 (en) * 2011-08-08 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor and method for forming the same
US8580672B2 (en) * 2011-10-25 2013-11-12 Globalfoundries Inc. Methods of forming bump structures that include a protection layer
US9385076B2 (en) * 2011-12-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with bump structure on an interconncet structure
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
KR20140086645A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 자기정렬된 에어갭을 구비한 반도체장치 및 그 제조 방법
US9153504B2 (en) * 2013-10-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor and method for making the same
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US10510696B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Pad structure and manufacturing method thereof in semiconductor device

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