CN115376890A - 半导体器件的制备方法 - Google Patents

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CN115376890A CN202211058266.2A CN202211058266A CN115376890A CN 115376890 A CN115376890 A CN 115376890A CN 202211058266 A CN202211058266 A CN 202211058266A CN 115376890 A CN115376890 A CN 115376890A
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曾辉
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Guangzhou Yuexin Semiconductor Technology Co Ltd
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Abstract

本发明提供了一种半导体器件的制备方法，将氢钝化工艺调整到在顶层金属互联层上形成第一钝化层之后，在进行氢钝化工艺时，顶层金属互联层被第一钝化层覆盖，第一钝化层可以在氢钝化工艺的升降温过程中充分抑制顶层金属互联层因热膨胀系数差导致应力失配进而引起的热应变，防止顶层金属互联层产生丘形缺陷，避免顶层金属互联层与封装引线的电连接不牢固，防止因丘形缺陷导致膜内空洞，避免顶层金属互联层与下方的导电过孔之间拉应力，最大限度地保证了互联结构的电阻完整性，提高了器件的成品率及可靠性。

Description

半导体器件的制备方法
本发明是申请号为“202010802342.0”、申请日为“2020年08月11日”、申请名称为 “半导体器件的制备方法”的发明案的分案申请。
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在半导体器件的制备过程中，整套工序经过几百道的工艺步骤将电路迭代在衬底表面，前道工序在衬底上形成半导体器件，后道工序形成多层金属互连层，然后在顶层金属互联层上生长钝化层作为保护层，最后在钝化层中与外部互连的位置刻蚀出焊盘区。
由于铝具有良好的导电性、粘附性以及延展性，目前的金属互连技术大多采用铝互联技术。由于铝具有电迁移现象，在刻蚀出焊盘区之后，还需要执行一次氢钝化工艺，氢钝化工艺可以修复各层薄膜层中的缺陷、降低金属层的接触电阻及修复可移动离子电荷造成的损伤等界面态缺陷。但是，执行氢钝化工艺时，由于顶层金属互联层的热膨胀系数与钝化层的失配导致界面应力差(铝材料的热膨胀系数通常是介质的几十倍)，界面应力差中的横向压应力在冷却过程挤压顶层金属互联层，使得顶层金属互联层中没有覆盖钝化层的焊盘区向上挤压释放应力，由铝材料制成的顶层金属互联层是多晶相，非均匀体积变化易在焊盘区形成丘形缺陷(Hillock Defects)。图1a为顶层金属互联层的焊盘区的示意图，丘形缺陷为图1a中的黑点，图1b为单个丘形缺陷在原子力显微镜下的三维图，从图1a及图1b中可见，丘形缺陷会导致外观不良，并且，严重的丘形缺陷还会导致顶层金属互联层与封装引线的电连接不牢固，进而影响器件的成品率及可靠性。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，以解决现有的半导体器件在执行氢钝化工艺之后，顶层金属互联层容易产生丘形缺陷的问题。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，在半导体器件的前道结构形成顶层金属互联层之后，包括：
在所述顶层金属互联层上形成第一钝化层；
执行氢钝化工艺；
在所述第一钝化层上形成第二钝化层；以及，
图案化所述第二钝化层及所述第一钝化层以使至少部分所述顶层金属互联层露出。
可选的，所述顶层金属互联层包括金属层，所述金属层的材料为铝或铝铜合金。
可选的，所述顶层金属互联层还包括第一阻挡层及第二阻挡层，所述第一阻挡层位于所述第二阻挡层上方，所述金属层位于所述第一阻挡层及所述第二阻挡层之间。
可选的，所述第一阻挡层及所述第二阻挡层的材料包括钛和/或氮化钛。
可选的，所述氢钝化工艺的反应温度为400℃～450℃，反应时间为30分钟～60分钟。
可选的，所述第一钝化层为富氧化硅层与非掺杂硅玻璃层的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。
可选的，所述第二钝化层的材料包括氮化硅，且采用等离子体增强化学气相沉积工艺形成。
可选的，所述半导体器件的前道结构与所述顶层金属互联层之间还形成有介质层，所述介质层为富氧化硅层与非掺杂硅玻璃层的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。
可选的，在执行所述氢钝化工艺之后，在所述第一钝化层上形成所述第二钝化层之前，还包括：
对所述第一钝化层进行平坦化，且所述第一钝化层平坦化之前的厚度大于所述顶层金属互联层的厚度。
可选的，所述半导体器件包括金属氧化物场效应管。
在本发明提供的半导体器件的制备方法具有如下有益效果：
1)将氢钝化工艺调整到在顶层金属互联层上形成第一钝化层之后，在进行氢钝化工艺时，顶层金属互联层被第一钝化层覆盖，第一钝化层可以在氢钝化工艺的升降温过程中充分抑制顶层金属互联层因热膨胀系数差导致应力失配进而引起的热应变，防止顶层金属互联层产生丘形缺陷，避免顶层金属互联层与封装引线的电连接不牢固，防止因丘形缺陷导致膜内空洞，避免顶层金属互联层与下方的导电过孔之间拉应力，最大限度地保证了互联结构的电阻完整性，提高了器件的成品率及可靠性；
2)后续只需要在所述第一钝化层上形成第二钝化层及图案化所述第二钝化层及所述第一钝化层，不会再引入过多的界面态缺陷；
3)氢钝化工艺的反应温度在400℃～450℃时，氢气可以在快速、有效地扩散到衬底的表面，达到与钝化层的表面大致相等的浓度，提高了氢钝化工艺的效率。
附图说明
图1a为顶层金属互联层的焊盘区的示意图；
图1b为单个丘形缺陷在原子力显微镜下的三维图；
图2a～图2c是一种半导体器件的制备方法的相应步骤的结构示意图，其中，图2c为半导体器件的结构示意图；
图3a～图3d为4种不同条件下顶层金属互联层的应力形变以z方向等高线描述的形变分布图；
图4a～图4b为氢钝化的反应温度分别为400℃和440℃时丘状缺陷的总体积与总表面积对应的所有对数正态分布参数组合的等高形变图；
图5a和图5b为反应温度为440℃和400℃时，氢气的浓度从钝化层到衬底表面随反应时间变化的浓度分布图；
图6为本发明实施例提供的半导体器件的制备方法的流程图；
图7a～图7d为本发明实施例提供的一种金属氧化物场效应管的制备方法的相应步骤对应的结构示意图，其中，图7d为金属氧化物场效应管的结构示意图；
图8a～图8b为六种工艺条件下高倍光学显微镜对顶层金属互联层的焊盘区检测得到的照片，其中，图8a的反应温度为440℃，图8b的反应温度为400℃；
其中，附图标记为：
100-衬底；200-介质层；300-顶层金属互联层；401-第一钝化层；402-第二钝化层；400-钝化层；500-开口；
101-衬底；111-氧化硅层；112-堆叠膜层；201-介质层；301-顶层金属互联层；411-第一钝化层；412-第二钝化层；410-钝化层；510-开口；
G-栅极结构；S-源区；D-漏区。
具体实施方式
图2c为一种半导体器件的结构示意图。如图2c所示，所述半导体器件包括衬底100、介质层200、顶层金属互联层300及钝化层400，其中，钝化层400包括第一钝化层401及第二钝化层402，所述第二钝化层402覆盖所述第一钝化层401。所述钝化层400中具有开口500，所述开口500露出部分所述顶层金属互联层300，所述顶层金属互联层300露出的部分作为焊盘区。所述介质层200与所述衬底100之间还可以形成其他的膜层，用于形成诸如栅极结构等器件结构，所述介质层200中可以金属互联层或导电过孔等器件结构，此处不再一一举例说明。
图2a～图2c是一种半导体器件的制备方法的相应步骤的结构示意图。半导体器件的制备方法为：如图2a所示，在所述衬底100上形成介质层200及顶层金属互联层300；刻蚀所述顶层金属互联层300以使所述顶层金属互联层300具有设定的图案；如图2b所示，在顶层金属互联层300上顺次形成第一钝化层401及第二钝化层402；如图2c所示，刻蚀所述第一钝化层401及第二钝化层402以形成开口500，所述开口500露出部分所述顶层金属互联层300作为焊盘区。
接着执行氢钝化工艺，所述氢钝化工艺是将图2c中的晶圆放置于一反应腔内，再提高所述反应腔的温度并向所述反应腔内通入氢气或氢气与载气的混合气体实现的。氢气从器件的顶面经过所述顶层金属互联层300及所述介质层200扩散到栅氧化层和衬底100的界面中，提高温度可提高氢气的扩散效果，但在冷却过程中所述顶层金属互联层300应力释放产生体相变所导致的丘形缺陷也越多。通常可以通过调整升降温速率，氢气导入、停止时间以及在氢气中掺杂惰性气体的方式减少丘形缺陷，但实际上降少丘形缺陷的程度有限，丘形缺陷依然一定程度上存在。
在氢钝化工艺开始时，器件中各个膜层的温度都同时升高，而在氢钝化工艺结束后温度下降到环境温度时，由于器件中各个膜层的热膨胀系数不同，便产生了热应力，从而导致所述顶层金属互联层300的焊盘区产生形变。
设定所述顶层金属互联层的金属层的热膨胀为线性热膨胀，则热应变ε与线性热膨胀系数α的关系通常由下式表示：
Figure BDA0003825691710000051
顶层金属互联层和钝化层之间由于热膨胀系数失配造成的应变为：
Figure BDA0003825691710000052
对于各相均匀的膜层材质，体应变可近似为线应变的3倍，热应变对顶层金属互联层的应力为：
Figure BDA0003825691710000061
其中α1，α2分别为顶层金属互联层和钝化层的热膨胀系数，
Figure BDA0003825691710000062
为温度差，E为杨氏模量，v为泊松比。
在实际应用中，器件中的介质层、顶层金属互联层及钝化层通常由大约10层膜层堆叠而成，而顶层金属互联层的焊盘区不受约束，应力方程(公式3)只能通过数值方式求解，具体采用的是有限单元法(Finite Element Method)。模拟的膜层结构包括半导体器件的前道结构上的介质层、顶层金属互联层(表1中简称为金属层)及钝化层，模拟条件包括在升降温过程中顶层金属互联层的焊盘区在受约和不受约热应力变化及对应体积热应变，模拟参数列于表1。
表1：各个膜层的材料及特性
Figure BDA0003825691710000063
在氢钝化工艺中，将半导体器件在反应腔中加热至设定温度，达到热稳定后再降温到室温(如23℃)，对稳定后的应力分布及形变进行模拟。结合实际应用对四种条件进行仿真：
1)钝化层刻蚀前400℃执行氢钝化工艺；
2)钝化层刻蚀前440℃执行氢钝化工艺；
3)钝化层刻蚀后400℃执行氢钝化工艺；
4)钝化层刻蚀后440℃执行氢钝化工艺。
顶层金属互联层的应力形变以z方向等高线描述，结果分别如图3a、图3b、图3c及图3d所示。
通过对比图3a、图3b、图3c及图3d可得，在钝化层刻蚀前执行氢钝化工艺，顶层金属互联层受上方的钝化层及下方的介质层约束，z方向热膨胀形变小于0.03μm；在钝化层刻蚀后执行氢钝化工艺，由于顶层金属互联层的热膨胀系数远大于介质的热膨胀系数，且焊盘区不受约束，顶层金属互联层的焊盘区在热应力作用下在非受约上方延展，体现在z方向高出初始位置最大值为0.5μm，相当于z方向热膨胀形变最大值为0.5μm，各条件下顶层金属互联层的体积应变列于表2。
表2：顶层金属互联层在受约、非受约条件热膨胀体应变
退火站点、温度 热膨胀应变体积(m<sup>3</sup>)
钝化层刻蚀前，400℃ 1.681×10<sup>-17</sup>
钝化层刻蚀前，440℃ 1.871×10<sup>-17</sup>
钝化层刻蚀后，400℃ 2.753×10<sup>-16</sup>
钝化层刻蚀后，440℃ 3.035×10<sup>-16</sup>
从表2中可见，顶层金属互联层的热膨胀体应变随着温度升高而加大，钝化层刻蚀后再执行氢钝化工艺相较于钝化层刻蚀前执行氢钝化工艺，顶层金属互联层的体应变增大了16-17倍，可见，在钝化层刻蚀前执行氢钝化工艺可极大的减少丘状缺陷。
由于丘状缺陷的形成是膜层热膨胀体形变能量释放、转换的过程，为进一步比较仿真结果与产线实测数据一致性，假设丘状缺陷的数量、大小和分布受两个条件约束：
1)丘状缺陷体积之和等于顶层金属互联层的热膨胀应变体积；
2)丘状缺陷表面能之和等于顶层金属互联层的热膨胀弹性应变能；
其中，丘状缺陷表面能等于金属表面能系数与丘状缺陷总表面积乘积。
基于实际测量的丘状缺陷形貌和分布规律，对其大小和分布做以下假设：
1)丘状缺陷形状为正六边形柱状结构，高(z方向长度)与正六边形边长之比约为0.02:1；
2)丘状缺陷大小分布服从对数正态分布。
首先使用数值积分算法计算期望值与标准差对应丘形缺陷的体积及面积。图4a及图4b提供了氢钝化的反应温度分别为400℃和440℃时丘状缺陷的总体积(实线)与总表面积(虚线)对应的所有对数正态分布参数组合。由图4a及图4b可知，实线与虚线存在交点，交点对应的对数正态分布同时满足总体积与总表面能两个约束条件，由此确定交点对应的反应温度的丘状缺陷分布。
由交点可以确定对数正态分布参数，得出的丘形缺陷分布的期望值与标准差：400℃：期望值＝1.93μm，标准差＝4.86μm；440℃：期望值＝2.76μm，标准差＝3.15μm。可见，反应温度为440℃时丘形缺陷的期望值约为反应温度为400℃的丘形缺陷的期望值的1.4倍，且丘形缺陷的数量少一半，该结果与实际测量结果一致。
进一步，氢钝化工艺的另一个重要参数是氢气在半导体器件中的扩散与反应，氢气在反应腔内经过三个阶段到达半导体器件内的待修复的区域：
第一阶段：气体中的对流质传；
第二阶段：半导体器件表面的吸附与溶解；
第三阶段：在半导体器件内的扩散。
第一阶段中，与半导体器件表面垂直透过边界层传质通量F1(单位：分子数/cm2s)为：
F1＝hg(Cgb-Cgsurf) (4)
其中，hg为传质系数(单位：cm/s)，Cgb为主流区气体浓度(单位：分子数/cm3或摩尔数/cm3)，Cgsurf为边界层边缘气体浓度(单位：分子数/cm3或摩尔数/cm3)。
第二阶段中，气-固界面气体分子的溶解度C0为；
C0＝βCgsurf (5)
其中，β为气体分子在固体的溶解系数，400℃与440℃时氢气在二氧化硅中的溶解度分别为3.5×1017摩尔数/cm3及2.8×1017摩尔数/cm3。
第三阶段中，介质层扩散的传质通量F2(单位：分子数/cm2s)为；
Figure BDA0003825691710000091
其中，C为氢气在介质中的浓度(单位：分子数/cm3或摩尔数/cm3)，D为扩散系数(单位：cm2/s)。
考虑浓度随时间变化，C随反应时间t变化的扩散可以表示为：
Figure BDA0003825691710000092
对于气体在固体中的扩散过程，扩散系数D与反应温度T有关，可以表示为：
Figure BDA0003825691710000093
其中，D0为指前因子，Ea为气体分子在固体内扩散所需活化能(单位：eV)，k为玻尔兹曼常数。
边界条件和初始条件为：
1)C＝C1，χ＝0，t≥0
2)C＝C2，χ＝L，t≥0
3)C＝f(x)，0<x<L，t＝0
气体分子在固体的浓度分布为：
Figure BDA0003825691710000094
Figure BDA0003825691710000101
其中，L为钝化层到衬底中的阱区底部的深度，C1和C2为钝化层上表面和阱区底部氢气的浓度，n为物质的量(单位：摩尔)。
由于氢气在气相的扩散系数在10-1cm2/s～100cm2/s之间，而在固体中扩散系数在10-6cm2/s～10-8cm2/s之间，由此可以推测在氢钝化工艺过程中，氢气在固体内扩散为瓶颈步骤。0.153μm～0.18μm逻辑工艺后道制程采用铝材料(或铜铝合金)为金属互连层，而顶层金属互联层的层数通常为3层～5层，对应的钝化层到半导体器件的顶面的距离大约为2.5μm～4.0μm。氢气在固态铝中的扩散系数略大于在介质中的扩散系数，以最小扩散系及最大厚度的介质层为设置条件来确保结论的充分和有效性。
在氢钝化工艺开始前氢气在顶层金属互联层及介质层的浓度为0，在钝化层固态界面的浓度为氢气在氧化硅中的溶解度。氢钝化工艺的反应时间通常为30分钟～60分钟。针对两个代表性反应温度：400℃与440℃，结果用介质层某点氢气浓度与钝化层固态界面浓度比表示，图5a和图5b分别为反应温度为440℃和400℃时，氢气的浓度从钝化层到衬底表面随反应时间的变化，图中的五个时间段分别为0.001s、0.01s、0.1s、1.0s、10.0s及100.0s。从图5a和图5b可以看出，氢气在介质层的扩散时速是非常快的，在10s时，氢气在衬底表面的浓度已经达到钝化层固态界面浓度的90％；反应温度为400℃与440℃，反应时间为100s时，氢气在衬底表面的浓度分别达到96％和95％。反应温度为400℃时，氢气在介质层的溶解度比反应温度为440℃时高出25％，所以反应温度为400℃时，衬底表面的氢气浓度绝对值比反应温度为440℃时高。
综上所述，通过对顶层金属互联层-介质层热应变对丘形缺陷形成的影响及氢钝化工艺中热扩散模拟，得到以下结论：
1)顶层金属互联层的焊盘区在受约的条件下热应变最小，从而能最大限度的抑制丘形缺陷，覆盖顶层金属互联层的介质的厚度大于或等于顶层金属互联层的厚度即可，换言之，顶层金属互联层受约是影响丘形缺陷的最大因素；
2)氢钝化工艺的反应温度在400℃～450℃内，氢气可以在120s内有效地扩散到衬底的表面，达到与钝化层的表面大致相等的浓度。
基于此，在本发明提供的半导体器件的制备方法中，将氢钝化工艺调整到在顶层金属互联层上形成第一钝化层之后，在进行氢钝化工艺时，顶层金属互联层被第一钝化层覆盖，第一钝化层可以在氢钝化工艺的升降温过程中充分抑制顶层金属互联层因热膨胀系数差导致应力失配进而引起的热应变，防止顶层金属互联层产生丘形缺陷，避免顶层金属互联层与封装引线的电连接不牢固，防止因丘形缺陷导致膜内空洞，避免顶层金属互联层与下方的导电过孔之间拉应力，最大限度地保证了互联结构的电阻完整性，提高了器件的成品率及可靠性。
进一步地，后续只需要在所述第一钝化层上形成第二钝化层及图案化所述第二钝化层及所述第一钝化层，不会再引入过多的界面态缺陷。
进一步地，反应温度在400℃～450℃时，氢气可以快速、有效地扩散到衬底的表面，达到与钝化层的表面大致相等的浓度，提高了氢钝化工艺的效率。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图6为本实施例提供的半导体器件的制备方法的流程图。如图6所示，本实施例提供的半导体器件的制备方法，在半导体器件的前道结构上形成顶层金属互联层之后，包括：
步骤S100：在所述顶层金属互联层上形成第一钝化层；
步骤S200：执行氢钝化工艺；
步骤S300：在所述第一钝化层上形成第二钝化层；以及，
步骤S400：图案化所述第二钝化层及所述第一钝化层以使至少部分所述顶层金属互联层露出。
图7a～图7d为本实施例提供的一种金属氧化物场效应管的制备方法的相应步骤对应的结构示意图。接下来，本实施例将结合图7a～图7d并以所述半导体器件为图7d所示的金属氧化物场效应管对所述半导体器件的制备方法进行详细说明。但应理解，本发明中的半导体器件不限于是金属氧化物场效应管，还可以是其他半导体器件。
具体的，请参阅图7a，所述半导体器件的前道结构的形成工艺包括：
提供诸如硅衬底的衬底101，所述衬底101也可以由其它材料制成，例如锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)或碳化硅(SiC)材料等。所述衬底101中通过离子注入(例如注入砷离子或磷离子)形成了若干有源区，所述有源区包括源区S、漏区D以及源区S、漏区D之间的沟道区，相邻有源区之间通过浅沟槽隔离结构(未示出)隔开。当然，所述衬底101中也可以形成其他合适的元件的集成电路器件，及连接所述集成电路器件的互连结构(图中未示)。
接着，通过诸如热氧化等工艺在所述衬底100上生长氧化硅层111，所述氧化硅层111即为栅氧化硅层。
随后，通过诸如化学气相沉积(CVD)等工艺在所述氧化硅层111上形成栅极结构G。所述栅极结构G可以是由多晶硅及介质构成的复合结构薄膜。在所述栅极结构G的制备工艺中，所述氧化硅层111相对于所述栅极结构G以自对准方式被刻蚀，使得所述氧化硅层111仅位于所述栅极结构G与所述衬底100之间。
形成所述栅极结构G之后，需要进行金属化工艺。具体而言，在栅极结构G上形成堆叠膜层112，所述堆叠膜层112是若干层金属互联层及若干介质膜层构成的堆叠结构，若干层金属互联层将栅极结构G、源区S和漏区D引出。在实际情况中，所述半导体器件可以具有四层、五层、八层、十层至数十层金属互联层，此处不再一一举例说明。
如此，所述半导体器件的前道结构制备完成。
接着，继续参阅图7a，在所述半导体器件的前道结构上(堆叠膜层112上)形成介质层201及顶层金属互联层301，所述介质层201中形成有导电过孔，以将所述顶层金属互联层301与其下方的金属互联层电性连接。应理解，所述金属互联层及所述顶层金属互联层301均是图案化的膜层。
本实施例中，所述介质层201为富氧化硅层(SRO)与非掺杂硅玻璃层(USG)的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。进一步地，所述富氧化硅层(SRO)的厚度为
Figure BDA0003825691710000131
所述非掺杂硅玻璃层的厚度为
Figure BDA0003825691710000132
所述顶层金属互联层301包括金属层，所述金属层的材料为铝或铝铜合金(0.5％铜)。可选的，所述顶层金属互联层301还包括第一阻挡层及第二阻挡层，所述第一阻挡层位于所述第二阻挡层上方，所述金属层位于所述第一阻挡层及所述第二阻挡层之间。本实施例中，所述第一阻挡层及所述第二阻挡层为钛层和氮化硅层的叠层结构，其中，钛层的厚度为
Figure BDA0003825691710000133
氮化硅层的厚度为
Figure BDA0003825691710000134
但不应以此为限，所述第一阻挡层及所述第二阻挡层的材料可以是包括钛和/或氮化钛，而所述第一阻挡层及所述第二阻挡层可阻挡金属层中的铝或铜扩散。
接着，如图7b所示，执行步骤S100，在所述顶层金属互联层301上形成第一钝化层411。本实施例中，所述第一钝化层411为富氧化硅层与非掺杂硅玻璃层的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。此时，所述第一钝化层411的厚度大于所述顶层金属互联层301的厚度，以为所述顶层金属互联层301提供较好的约束力。
接着，执行步骤S200，执行氢钝化工艺，具体而言，将衬底101置于氢钝化设备的反应腔中，可以先将反应腔进行抽真空并升温，然后在向反应腔中通入反应气体以进行氢钝化工艺；或者可以在将反应腔通入惰性气体并升温，然后再在向反应腔中通入反应气体以进行氢钝化工艺。氢气中的氢原子会从器件的表面向内扩散并到达器件的栅氧化硅层、源区、漏区或沟道区等，以钝化悬挂键，修复界面态缺陷，同时还会修复离子注入工艺造成的损伤，因此，漏极电流-栅极电压性能够改善，即，增加导通电流，降低漏极电流，改善亚门限电流特性。
可以理解的是，所述反应气体可以是纯氢气(理想状态下)，在反应气体的流量较低的情况下也能够保证反应腔中的氢气浓度。当然，所述反应气体为纯氢气时，会相应提高成本，作为可选实施例，所述反应气体也可以是氢气与惰性气体的混合气体，所述惰性气体可以是氮气和/或氩气，惰性气体可作为反应的保护气体，逼走氧气，从而提高界面态缺陷的修复效果。
进一步地，在进行氢钝化工艺时，所述顶层金属互联层301被第一钝化层411覆盖，第一钝化层411可以在氢钝化工艺的升降温过程中充分抑制所述顶层金属互联层301的热应变，防止顶层金属互联层301产生丘形缺陷，避免顶层金属互联层301与封装引线的电连接不牢固，防止因丘形缺陷导致膜内空洞，避免顶层金属互联层301与下方的导电过孔之间拉应力，最大限度地保证了互联结构的电阻完整性，提高了器件的成品率及可靠性。
本实施例中，所述氢钝化工艺的反应温度为400℃～450℃，在此温度范围下，氢气可以在快速、有效地扩散到衬底101的表面，达到与第一钝化层411的表面大致相等的浓度，提高了氢钝化工艺的效率，所述氢钝化工艺的反应时间为30分钟～60分钟，相较于现有技术来说，反应时间更短，反应温度也不是太高，可以减少能耗。
接着，请参阅图7c，采用诸如研磨工艺对所述第一钝化层411进行平坦化，以减薄所述第一钝化层411。
请继续参阅图7c，执行步骤S300，在所述第一钝化层411上形成第二钝化层412，所述第一钝化层411及所述第二钝化层412共同构成钝化层410。本实施例中，所述第二钝化层的材料包括氮化硅，且采用等离子体增强化学气相沉积工艺形成。进一步，所述第二钝化层的厚度为
Figure BDA0003825691710000141
最后请参阅图7d，执行步骤S400，图案化所述钝化层410。具体而言，顺次刻蚀所述第二钝化层412及所述第一钝化层411以在所述钝化层410中形成若干开口510，所述开口510露出部分所述顶层金属互联层301作为焊盘区，在后续工艺中，可以利用引线将所述顶层金属互联层301的焊盘区与外部电路连接。
可见，在氢钝化工艺之后，后续只需要在所述第一钝化层411上形成第二钝化层412及图案化所述第二钝化层412及所述第一钝化层411，不会再引入过多的界面态缺陷。
为了进一步验证所述半导体器件的制备方法能够改善所述顶层金属互联层的焊盘区的丘形缺陷，本发明设计了几组对照实验。
在三种不同的工艺条件下对所述半导体器件执行氢钝化工艺，三种不同的工艺条件分别为：1)图案化钝化层之后，反应温度分别为440℃；2)平坦化第一钝化层之前，反应温度分别为440℃；3)形成第二钝化层之后且图案化钝化层之前，反应温度分别为440℃。氢钝化工艺之后，所述半导体器件的电性测试结果如下表3所示(仅有440℃的测试结果，400℃的条件下电性参数与440℃一致，在此省略，且批次差异属正常波动，远小于设定规格)。
表3：在三种不同工艺条件下执行氢钝化工艺之后，半导体器件的电性参数对比
Figure BDA0003825691710000151
Figure BDA0003825691710000161
可见，相较于工艺条件1)，条件2)和条件3)得到的半导体器件的漏电流和通孔阻值均下降，有利于降低器件导通与截止状态下的功率损耗，减小器件发热，提供效率和可靠性。
图8a～图8b为六种工艺条件下高倍光学显微镜对顶层金属互联层的焊盘区检测得到的照片(图8a的反应温度为440℃，图8b的反应温度为400℃)。对比图8a及图8b，在条件1)下得到的半导体器件会产生丘形缺陷，反应温度为400℃时产生的丘形缺陷密度大约为反应温度为440℃时的2倍，但丘形缺陷平均尺寸缩小50％。在条件2)和条件3)下得到的半导体器件丘形缺陷基本消除，同时出厂前器件的电性参数测试与现工艺一致，试验结果表明，本实施例提供的所述半导体器件的制备方法在保持器件的电性参数不变的情况下能够有效改善顶层金属互联层的焊盘区的丘形缺陷。
综上，在本发明提供的半导体器件的制备方法中，将氢钝化工艺调整到在顶层金属互联层上形成第一钝化层之后，在进行氢钝化工艺时，顶层金属互联层被第一钝化层覆盖，第一钝化层可以在氢钝化工艺的升降温过程中充分抑制顶层金属互联层因热膨胀系数差导致应力失配进而引起的热应变，防止顶层金属互联层产生丘形缺陷，避免顶层金属互联层与封装引线的电连接不牢固，防止因丘形缺陷导致膜内空洞，避免顶层金属互联层与下方的导电过孔之间拉应力，最大限度地保证了互联结构的电阻完整性，提高了器件的成品率及可靠性；进一步地，后续只需要在所述第一钝化层上形成第二钝化层及图案化所述第二钝化层及所述第一钝化层，不会再引入过多的界面态缺陷；进一步地，氢钝化工艺的反应温度在400℃～450℃时，氢气可以在快速、有效地扩散到衬底的表面，达到与钝化层的表面大致相等的浓度，提高了氢钝化工艺的效率。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，在半导体器件的前道结构上形成顶层金属互联层之后，包括：
在所述顶层金属互联层上形成第一钝化层；
通过对半导体器件的应力分布及形变建模仿真，结合丘状缺陷体积之和等于顶层金属互联层的热膨胀弹性应变、丘状缺陷表面能之和等于顶层金属互联层的热膨胀弹性应变能两个约束条件计算得出丘状缺陷的数量及尺寸分布，以及选定的反应温度对顶层金属互联层-介质层热应变对丘状缺陷形成的影响及氢钝化工艺中热扩散模拟，验证选定的所述反应温度是否能够使得氢气在120s内扩散至所述半导体器件的衬底的表面，按照验证通过的所述反应温度执行氢钝化工艺；
在所述第一钝化层上形成第二钝化层；以及，
图案化所述第二钝化层及所述第一钝化层以使至少部分所述顶层金属互联层露出。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述顶层金属互联层包括金属层，所述金属层的材料为铝或铝铜合金。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述顶层金属互联层还包括第一阻挡层及第二阻挡层，所述第一阻挡层位于所述第二阻挡层上方，所述金属层位于所述第一阻挡层及所述第二阻挡层之间。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述第一阻挡层及所述第二阻挡层的材料均包括钛和/或氮化钛。
5.如权利要求1-4中任一项所述的半导体器件的制备方法，其特征在于，所述氢钝化工艺的反应温度为400℃～450℃，反应时间为30分钟～60分钟。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一钝化层为富氧化硅层与非掺杂硅玻璃层的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二钝化层的材料包括氮化硅，且采用等离子体增强化学气相沉积工艺形成。
8.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件的前道结构与所述顶层金属互联层之间还形成有介质层，所述介质层为富氧化硅层与非掺杂硅玻璃层的叠层结构，其中，所述富氧化硅层采用等离子体增强化学气相沉积工艺形成，所述非掺杂硅玻璃层采用高密度等离子体化学气相沉积工艺形成。
9.如权利要求1所述的半导体器件的制备方法，其特征在于，在执行所述氢钝化工艺之后，在所述第一钝化层上形成所述第二钝化层之前，还包括：
对所述第一钝化层进行平坦化，且所述第一钝化层平坦化之前的厚度大于所述顶层金属互联层的厚度。
10.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件包括金属氧化物场效应管。
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916284B2 (ja) * 1997-02-28 2007-05-16 東京応化工業株式会社 多層配線構造の形成方法
JP2000021892A (ja) * 1998-06-26 2000-01-21 Nec Corp 半導体装置の製造方法
KR20090128900A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 Ｃｏｍｓ 이미지 센서의 제조방법
CN102024720B (zh) * 2009-09-23 2012-04-18 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN102237309B (zh) * 2010-05-06 2013-06-12 复旦大学 氧化锰基电阻型存储器与铜互连后端工艺集成的方法
CN103050398B (zh) * 2011-10-14 2016-01-20 无锡华润上华半导体有限公司 一种半导体厚金属结构制作方法
CN104253085B (zh) * 2013-06-30 2017-08-25 无锡华润上华科技有限公司 一种消除顶层金属层结合区合金表面隆起的方法
US9893028B2 (en) * 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
US10510696B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Pad structure and manufacturing method thereof in semiconductor device
US10290535B1 (en) * 2018-03-22 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit fabrication with a passivation agent

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