JPH0384961A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0384961A
JPH0384961A JP1222678A JP22267889A JPH0384961A JP H0384961 A JPH0384961 A JP H0384961A JP 1222678 A JP1222678 A JP 1222678A JP 22267889 A JP22267889 A JP 22267889A JP H0384961 A JPH0384961 A JP H0384961A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関する。
（従来の技術） ＭＯＳ−ＬＳＩでは、高集積化に伴い、コンタクトホー
ルに対するＳＡＣ（セルフ・アライン・コンタクト）技
術及びコンタクトの平坦化技術が重要になってきている
。近年、これら２つの技術を同時に完成させる技術とし
てＳＥＧ　（シリコン選択エピタキシャル成長）技術が
注目されている。
以下、第４図を参照しなからＳＥＧ技術を用いた半導体
装置の製造方法について説明する。
まず、ｐ型半導体基板ｌの表面領域にｎ＋型ソース・ド
レイン拡散層２を形成する。次に、基板１上に絶縁層３
を形成する。また、絶縁層３にソース・ドレイン拡散層
２に達するコンタクトホール４を形成する。この後、Ｓ
ＥＧ技術を用いてコンタクトホール４をソース◆ドレイ
ン拡散層２と同一導電型（ｎ型）の単結晶シリコン（Ｓ
ｔ）層５で埋め込む。そして、コンタクトホール４上に
Ａ２配線６を形成する。
このように、コンタクトホール４は単結晶シリコン層５
により埋め込まれ、又Ａｌ配線８はＳＡＣ技術によりソ
ース・ドレイン拡散層２と電気的に接続される。これに
より、コンタクトホール４の平坦化と、ＡｆＩ配線６の
セルフ・アライン・コンタクトとは一見解決されたよう
にみえた。
ところが、高集積化されたＬＳＩの微細コンタクトでは
、そのコンタクトホールの大きさは１μｍ以下になるた
め、その形状が実際には円柱状に構成される。このため
、円柱状のコンタクトホールにＳＥＧ技術を用いて単結
晶シリコン層を埋め込むと、この゛シリコン層には、ウ
ェハ表面に対して傾きを持った平面、いわゆるファセッ
トが形成される。これは、例えば５ｉ（１，００）ウェ
ー八では、（３１１）面のファセットが表れることが知
られている。
従って、前記第４図に示すように、円柱状のコンタクト
ホール４周辺では単結晶シリコン層５のファセット　７
のため完全に平坦化されず、そこには窪みが生じる。即
ち、コンタクトホール４での段差は、これを単結晶シリ
コン層５により埋め込まない場合よりは改善されるが、
まだ完全にはなくならない。よって、この状態でＡｌ配
線Ｂを形成すると、その段差部でＡＩ配！ＩＢの断線が
発生することがある。
ところで、埋め込み形状の完全な平坦化方法の１つとし
て、多結晶シリコンの選択成長技術があるが、この場合
、ソース・ドレイン拡散層上の自然酸化膜除去が不十分
になる。このため、多結晶シリコン層とソース・ドレイ
ン拡散層間に５Ｌ０２層が残り、この５ｉｎ２層のため
にコンタクト部分の抵抗が増加するという欠点が生じる
。
（発明が解決しようとする課題） このように、従来は、ＳＥＧ技術が注目されていたが、
このＳＥＧ技術を用いた単結晶シリコン層の埋め込みで
は、ファセットが生じるため完全に平坦化できない欠点
があった。また、選択成長技術を用いた多結晶シリコン
層の埋め込みでは、自然酸化膜除去が不十分になりコン
タクト部分の抵抗が増加するという欠点があった。
よって、本発明は、コンタクトホールにＳＥＧ技術を用
いてシリコン層を埋め込む場合にファセットの影響がな
い実用上十分な平坦性を有すると共に、Ａｌ配線とソー
ス・ドレイン拡散層間に実用上十分に低いコンタクト抵
抗を実現することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、半
導体基板と、この半導体基板の表面領域に形成される拡
散層と、この拡散層上に開口部を有するように前記半導
体基板上に形成される絶縁層と、前記開口部内の前記拡
散層上に形成される単結晶シリコン層と、前記開口部を
埋め込むように前記単結晶シリコン層上に形成される非
単結晶シリコン層と、前記非単結晶シリコン層上に形成
される配線層とを有している。
また、前記単結晶シリコン層は、その膜厚が０．３μｍ
以下になっている。
さらに、前記非単結晶シリコン層が多結晶シリコン層で
あり、前記単結晶シリコン層に生ずるファセットの深さ
が、前記多結晶シリコン層の平均結晶粒径以下になるよ
う構成されている。
そして、このような半導体装置の製造方法としては、ま
ず、半導体基板の表面領域に拡散層を形成し、前記拡散
層を含む前記半導体基板上に絶縁層を形成し、前記絶縁
層に前記拡散層に達する開口を形成する。また、シリコ
ン選択成長技術を用いて、前記開口部に単結晶シリコン
層を選択成長させた後、続けて前記開口部に非単結晶シ
リコン層を選択成長させ、これら単結晶シリコン層及び
非単結晶シリコン層により前記開口部を埋め込む。そし
て、前記非単結晶シリコン層上に配線層を形成し、前記
拡散層と前記配線層とを電気的に接続するというもので
ある。
（作用） このような構成によれば、開口部は、拡散層に接して形
成される単結晶シリコン層と、この単結晶シリコン層上
に形成される非単結晶シリコン層とにより埋め込まれる
。このため、ファセットの影響を極力押えることができ
ると共に、拡散層と配線層間に実用上十分に低いコンタ
クト抵抗を実現できる。
また、前記単結晶シリコン層の膜厚は０．　３μｍ以下
であるためファセットが小さくなり、前記非単結晶シリ
コン層が多結晶シリコン層のときは、その多結晶シリコ
ン層の平均結晶粒が大きくなり過ぎず、開口部の平坦化
効果も薄れることがない。
さらに、前記非単結晶シリコン層が多結晶シリコン層で
ある場合には、単結晶シリコン層に生ずるファセットの
深さが多結晶シリコン層の平均結晶粒径以下になるため
、その開口部では、前記ファセットの影響を完全になく
すことができ、実用上十分な平坦性を有することができ
る。
そして、その製造方法が、ＳＥＧ技術による単結晶シリ
コン層を形成した後、続けて非単結晶シリコン層を形成
するように構成されている。このため、拡散層上に存在
する自然酸化膜は、単結晶シリコン層のＳＥＧ技術によ
り完全に除去することができる。また、単結晶シリコン
層を形成した後、酸化性ガス雰囲気にさらすことなく、
続けて非単結晶シリコン層を選択成長するため、単結晶
シリコン層と非単結晶シリコン層との電気的導通を良好
にすることが可能である。
（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
第１図は本発明の一実施例に係わる半導体装置を示すも
のである。ここで、ｔｉはｐ型半導体基板、１２はｎ＋
拡散層、１３は絶縁層、１４はコンタクトホール、１５
ａは単結晶シリコン層、１５ｂは多結晶シリコン層、１
６はＡｌ配線である。
ｐ型半導体基板１１の表面領域にはｎ＋拡散層（例えば
ＭＯＳ型ＦＥＴのソース・ドレイン拡散層）　１２が形
成されている。ｎ＋拡散層１２を含む半導体基板１１上
には絶縁層１３が形成されている。絶縁層Ｌ３にはｎ＋
拡散層Ｌ２に達するコンタクトホール１４が形成されて
いる。また、コンタクトホールＩ４内にはｎ１拡散層１
２に接して単結晶シリコン層１５ａが形成されている。
なお、この単結晶シリコン層１５ａにはファセット１７
が形成されている。さらに、コンタクトホールＩ４内の
単結晶シリコン層１５ａ上には、コンタクトホール１４
を埋め込むようにして多結晶シリコン層１５ｂが形成さ
れている。
なお、単結晶シリコン層１５ａに生ずるファセット１７
の深さｄは、多結晶シリコン層１５ｂの平均結晶粒径以
下になっている。そして、平坦化されたコンタクトホー
ル１４上にはＡＩ配線１６が形成されており、ｎ＋拡散
層１２とＡＩ配線ｉ６とが電気的に接続されている。
次に、同図を参照しな・がら本発明の一実施例に係わる
半導体装置の製造方法について詳細に説明する。
まず、ｐ型半導体基板（例えばｐ型Ｓｔ（１００）ウェ
ーハ）　１１上に表面不純物濃度１．５Ｘ１０２°ａｍ
−’程度のｎ＋拡散層１２を形成する。次に、ｎ１拡散
層１２を含む半導体基板ｌｌ上に厚さ１．６μｍ程度の
絶縁層（例えばＳ　ｉ　０２　）１３を形成する。また
、絶縁層１３Ｅｎ＋拡散層１２１；達する直径０．８μ
ｍ程度の円柱状のコンタクトホール１４を形成する。
この後、反応炉を用いて、Ｓ　ｉ　Ｎ２　ＣＤ　２、Ｈ
ＣＩＩ、Ｎ２ガスによりＳｔ選択エピタキシャル成長を
行い、コンタクトホール１４に厚さ０．２μｍ程度の単
結晶シリコン層１５ａを選択成長させる。この時、ｎ＋
拡散層１２上に存在する自然酸化膜は、単結晶シリコン
層１５ａのＳＥＧ技術により完全に除去され、ｎ＋拡散
層１２と単結晶シリコン層１５ａとは低抵抗で電気的に
接続される。また、単結晶シリコン層１５ａにはファセ
ット１７が形成され、そのファセット１７の深さｄは０
．１μｍ程度になる。なお、単結晶シリコン層１５ａは
、これに生ずるファセット１７の深さｄがこの後に形成
する多結晶シリコン層１５ｂの平均結晶粒径以下になる
ように形成される。
続いて、この基板を反応炉から取り出すことなく、即ち
酸化性ガス雰囲気にさらすことなく、コンタクトホール
１４内の単結晶シリコン層１５ａ上に厚さ１．４μｍ程
度の多結晶シリコン層１５ｂを選択成長し、コンタクト
ホールｔ４を埋め込む。この時、単結晶シリコン層１５
ａと多結晶シリコン層１５ｂとの間には自然酸化膜（Ｓ
　ｉ　０２膜）が形成されることがなく、単結晶シリコ
ン層１５ａと多結晶シリコン層１５ｂとは低抵抗で電気
的に接続される。また、単結晶シリコン層１５ａに生ず
るファセット１７の深さｄが多結晶シリコン層の平均結
晶粒径以下になるように、単結晶シリコン層１５ａ及び
多結晶シリコン層１５ｂの成長条件が制御される。
例えば、ファセット１７の深さｄが０．１μｍ程度の場
合、多結晶シリコン層の平均結晶粒径は０．１５μｍ程
度にするのがよい。これにより、コンタクトホール１４
上を実用上十分に平坦化することができる。なお、多結
晶シリコン層の平均結晶粒径が大きくなり過ぎると、コ
ンタクトホール１４上の平坦化に逆行するので、単結晶
シリコン層１５ａの厚さはなるべく薄＜　（０，３μｍ
以下）しておく必要がある。ところで、同一反応炉にお
いて、選択成長させるシリコン層を単結晶から多結晶へ
変化させることは、ガス濃度、圧力、温度、ガス流等の
成長条件を適切に制御すれば可能である。
この後、コンタクトホール１４内の単結晶及び多結晶シ
リコン層１５ａ、　　１５ｂに、コンタクトホールミ４
下の拡散層１２と同一導電型（ｎ型）の不純物、リン（
Ｐ）、ヒ素（Ａｓ）等をイオン注入し、約９００℃のＮ
２雰囲気中で熱処理を行う。そして、平坦化されたコン
タクトホール１４上にＡｌ配線１８を形成し、ｎ＋拡散
層１２とＡｆｌ配線ＩＢとを電気的に接続する。
このような構成によれば、コンタクトホール１４内にシ
リコン層を埋め込む場合、まず、ＳＥＧ技術による単結
晶シリコン層１５ａを形成し、続けてＳＥＧ技術による
多結晶シリコン層１５ｂを形成するようにしている。こ
のため、ｎ＋拡散層１２上に存在する自然酸化膜は、単
結晶シリコン層１５ａのＳＥＧ技術により完全に除去さ
れ、ｎ＋拡散層１２と単結晶シリコン層１５ａとは低抵
抗で電気的に接続される。また、単結晶シリコン層１５
ａを形成した後、酸化性ガス雰囲気にさらすことなく、
続けて多結晶シリコン層１５ｂを選択成長するため、単
結晶シリコン層１５ａと多結晶シリコン層１５ｂとの電
気的導通が良好になる。さらに、単結晶シリコン層１５
ａに生ずるファセット１７の深さｄが多結晶シリコン層
１５ｂの平均結晶粒径以下であるため、ファセット１７
の影響もなくなり、コンタクトホール１４の平坦化が実
現できる。
これにより、デバイスの製造歩留りを低下させることな
く、セルフ・アライン・コンタクトと、コンタクトの平
坦化とを同時に実現することができる。セルフ・アライ
ン・コンタクトとコンタクトの平坦化は、例えばＤＲＡ
Ｍ等のメモリデバイスにおいては、メモリセル面積の１
０％以上の縮小を可能にする。また、サブミクロン以後
の微細、高集積デバイスにおいては、チップサイズが思
うように小さくできず、パッケージに入れることが困難
であり実用的な高集積デバイスの実現が難しくなってい
る。しかし、本発明によりセル面積の縮小を行うことに
より、製造歩留りの低下なしにチップ面積の縮小が可能
になり、実用的な高集積デバイスの実現が可能になる。
第２図は、前記実施例、その比較例並びに従来例１及び
２に係わるそれぞれのテストデバイスを試作し、これら
テストデバイスのコンタクト抵抗及びＡｆｔ配線の抵抗
不良率について評価した結果を示すものである。ここで
、比較例とは、前記実施例に比べてコンタクトホール内
の単結晶シリコン層の厚さを厚くしたもの、即ち単結晶
シリコン層の厚さを０．６μｍ程度、多結晶シリコン層
の厚さを１．０μｍ程度にしたものである。なお、比較
例では単結晶シリコン層のファセットの深さが０．３μ
ｍ程度になる。また、従来例１とは、コンタクトホール
内に１．６μｍの単結晶シリコン層のみを選択成長させ
たものである。なお、従来例１では単結晶シリコン層の
ファセットの深さが０．４μｍ程度になる。さらに、従
来例２とは、コンタクトホール内に１．６μｍの多結晶
シリコン層のみを選択成長させたものである。
コンタクト抵抗については、実施例、その比較例及び従
来例１では約１００Ωが得られたが、従来例２では１０
００Ω以上の抵抗値であった。
なお、従来例２のコンタクト抵抗値が高かったのは、ｎ
＋拡散層上の自然酸化膜の除去が不十分であったためと
考えられる。また、Ａｌ配線の抵抗不良率については、
実施例及び従来例２では０％であったが、比較例では１
０％程度の不良、従来例１では２０％程度の不良が見ら
れた。これは、比較例及び従来例１では、ファセットの
影響を完全に無視することができず、コンタクト部分の
平坦化が不十分であったため、コンタクトホールの周辺
に断差を生じ、Ａｌ配線の断線が発生したためであると
考えられる。なお、実際にテストデバイスをへき関し、
　Ｓ　Ｅ　Ｍ　（ｓｃａｎｎｌｎｇ　ｅｌｅｃｔｒｏｎ
ｍｌｃｒｏｓｃｏｐｅ）でコンタクト部分の断面形状を
観察した結果、実施例及び従来例２ではコンタクトが平
坦に埋め込まれているが、比較例及び従来例１ではファ
セットの影響で完全に平坦ではなかった。
また、比較例及び従来例１ではＡｆｌ配線がコンタクト
ホールの周辺部で断線しているものも確認できた。
第３図は、これらの結果を総合し、単結晶シリコン層の
ファセットの深さ（μｍ）と多結晶シリコン層の平均結
晶粒径（μｍ）との関係に対して、ＡＩｌ配線の不良発
生率（任意単位（ａｒｂｉｔｒａｒｙ　ｕｎｉｔ）で表
す。）がどのように変化するかを示したものである。
即ち、単結晶シリコン層のファセットの深さが多結晶シ
リコン層の平均結晶粒径より小さい場合には、Ａｌ配線
の抵抗不良率はほとんど０％である。しかし、ファセッ
トの深さが平均結晶粒径を越えるようになると、ｌ配線
の抵抗不良率が上昇してくる。これは、ファセットの深
さに比べて多結晶シリコン層の平均結晶粒径が小さくな
るため、多結晶シリコン層を埋め込んでもファセットの
影響を完全に無くすことができず、コンタクトホールの
平坦化が不十分になるためである。
なお、コンタクトホール内の単結晶シリコン層の膜厚を
０μｍから順次増やしていった試料を適当に形成し、そ
の単結晶シリコン層上に多結晶シリコン層を選択成長さ
せたときのコンタクト部分の平坦性をＳＥＭを用いて評
価してみた。ここで、単結晶シリコン層のファセットの
深さは、常に多結晶シリコン層の平均結晶粒径以下にな
るようにした。その結果、単結晶シリコン層１５ａの膜
厚が０．３μｍ以下では良好な平坦性が得られることが
わかった。これは、単結晶シリコン層１５ａの膜厚が０
．３μｍ以上になると、多結晶シリコン層の平均結晶粒
径が大きくなり過ぎ、コンタクトホールの平坦化効果が
薄れるからである。
ところで、前記実施例において、単結晶シリコン層１５
ａ上には多結晶シリコン層１５ｂを形成したが、多結晶
シリコン層１５ｂに限られず他の非単結晶シリコン層、
例えばアモルファス化されたシリコン層あっても実用上
十分な平坦性と低いコンタクト抵抗とを実現できる。ま
た、単結晶シリコン層１５ａ及び多結晶シリコン層１５
ｂには、ｎ型不純物（リン、ヒ素等）がドープされたが
、コンタクトホール１４下の拡散層１２がｐ＋型の場合
にはｐ型不純物（ボロン等）がドープされる。さらに、
半導体基板１１上に形成される絶縁膜１３は５ｉｎ２に
限られず、他の材質、構造の絶縁膜であっても、同様の
効果が得られることは言うまでもない。
［発明の効果］ 以上、説明したように、本発明の半導体装置及びその製
造方法によれば、次のような効果を奏する。
コンタクトホール内にＳｉ層を埋め込む場合、ＳＥＧ技
術による単結晶シリコン層を形成し、続けてシリコン選
択成長技術による多結晶シリコン層を形成するようにし
ている。このため、拡散層上に存在する自然酸化膜は、
単結晶シリコン層のＳＥＧ技術により完全に除去され、
る。また、単結晶シリコン層を形成した後、続けて多結
晶シリコン層を選択成長するため、単結晶シリコン層と
多結晶シリコン層との界面に自然酸化膜が存在すること
もない。このため、Ａｌ配線とソース◆ドレイン拡散層
間に実用上十分に低いコンタクト抵抗を実現することが
できる。さらに、単結晶シリコン層に生ずるファセット
の深さが多結晶シリコン層の平均結晶粒径以下であるた
め、そのファセットの影響もほとんどなくなり実用上十
分な平坦性を有することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体装置を示す断
面図、第２図は試作したテストデバイスについてコンタ
クト抵抗とＡｌ配線の抵抗不良率とを評価した結果を示
す図、第３図は単結晶シリコン層のファセットの深さと
多結晶シリコン層の平均結晶粒径との関係に対して、Ａ
ｌ配線の抵抗不良率がどのように変化するかを示す図、
第４図は従来の半導体装置を示す断面図である。 １１・・・半導体基板、１２・・・ｎ＋拡散層、１３・
・・絶縁膜、１４・・・コンタクトホール、１５ａ・・
・単結晶シリコン層、１５ｂ・・・多結晶シリコン層、
１Ｂ・・・Ａｌ配線、１７・・・ファセット。 第 図 第２図 ファセット深さ（μｍ）／平均結晶粒径（μｍ）第 図 第４図

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板と、この半導体基板の表面領域に形成
    される拡散層と、この拡散層上に開口部を有するように
    前記半導体基板上に形成される絶縁層と、前記開口部内
    の前記拡散層上に形成される単結晶シリコン層と、前記
    開口部を埋め込むように前記単結晶シリコン層上に形成
    される非単結晶シリコン層と、前記非単結晶シリコン層
    上に形成される配線層とを具備することを特徴とする半
    導体装置。
  2. （２）半導体基板と、この半導体基板の表面領域に形成
    される拡散層と、この拡散層上に開口部を有するように
    前記半導体基板上に形成される絶縁層と、前記開口部内
    の前記拡散層上に形成される単結晶シリコン層と、前記
    開口部を埋め込むように前記単結晶シリコン層上に形成
    される多結晶シリコン層と、前記多結晶シリコン層上に
    形成される配線層とを具備することを特徴とする半導体
    装置。
  3. （３）前記単結晶シリコン層は、その膜厚が０．３μｍ
    以下であることを特徴とする請求項１又は２記載の半導
    体装置。
  4. （４）前記単結晶シリコン層に生ずるファセットの深さ
    は、前記多結晶シリコン層の平均結晶粒径以下であるこ
    とを特徴とする請求項２記載の半導体装置。
  5. （５）半導体基板の表面領域に拡散層を形成する工程と
    、前記拡散層を含む前記半導体基板上に絶縁層を形成す
    る工程と、前記絶縁層に前記拡散層に達する開口を形成
    する工程と、シリコン選択成長技術を用いて、前記開口
    部に単結晶シリコン層を選択成長させた後、続けて前記
    開口部に非単結晶シリコン層を選択成長させ、これら単
    結晶シリコン層及び非単結晶シリコン層により前記開口
    部を埋め込む工程と、前記非単結晶シリコン層上に配線
    層を形成する工程とを具備することを特徴とする半導体
    装置の製造方法。
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DE69031753T DE69031753T2 (de) 1989-08-29 1990-07-17 Verfahren zur Herstellung einer Kontaktstelle für die Schaltung eines Halbleiterbauelementes
EP90307826A EP0415537B1 (en) 1989-08-29 1990-07-17 Method for manufacturing a wiring contact portion of a semiconductor device
KR1019900013288A KR940000827B1 (ko) 1989-08-29 1990-08-28 반도체장치 및 그 제조방법
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517328B1 (ko) * 2002-09-17 2005-09-28 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629218A (en) * 1989-12-19 1997-05-13 Texas Instruments Incorporated Method for forming a field-effect transistor including a mask body and source/drain contacts
KR940006689B1 (ko) * 1991-10-21 1994-07-25 삼성전자 주식회사 반도체장치의 접촉창 형성방법
US5635411A (en) * 1991-11-12 1997-06-03 Rohm Co., Ltd. Method of making semiconductor apparatus
US5266517A (en) * 1991-12-17 1993-11-30 Texas Instruments Incorporated Method for forming a sealed interface on a semiconductor device
US5347161A (en) * 1992-09-02 1994-09-13 National Science Council Stacked-layer structure polysilicon emitter contacted p-n junction diode
US5557131A (en) * 1992-10-19 1996-09-17 At&T Global Information Solutions Company Elevated emitter for double poly BICMOS devices
US5639688A (en) * 1993-05-21 1997-06-17 Harris Corporation Method of making integrated circuit structure with narrow line widths
JPH07193024A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置およびその製造方法
KR950025908A (ko) * 1994-02-03 1995-09-18 김주용 반도체소자 제조방법
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
US5637518A (en) * 1995-10-16 1997-06-10 Micron Technology, Inc. Method of making a field effect transistor having an elevated source and an elevated drain
US5753555A (en) * 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
US5885761A (en) * 1997-01-08 1999-03-23 Advanced Micro Devices Semiconductor device having an elevated active region formed from a thick polysilicon layer and method of manufacture thereof
US5872038A (en) * 1997-01-08 1999-02-16 Advanced Micro Devices Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof
WO1999004427A1 (de) 1997-07-15 1999-01-28 Infineon Technologies Ag Kontaktierung einer halbleiterzone
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
US6159852A (en) * 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
JP2001024194A (ja) * 1999-05-06 2001-01-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20010061029A (ko) * 1999-12-28 2001-07-07 박종섭 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터형성방법
KR100414947B1 (ko) * 2001-06-29 2004-01-16 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100455724B1 (ko) * 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
KR100449948B1 (ko) * 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
US7115949B2 (en) * 2002-05-30 2006-10-03 Freescale Semiconductor, Inc. Method of forming a semiconductor device in a semiconductor layer and structure thereof
KR100485690B1 (ko) 2002-10-26 2005-04-27 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR100505456B1 (ko) * 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7247528B2 (en) * 2004-02-24 2007-07-24 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor integrated circuits using selective epitaxial growth and partial planarization techniques
JP2005290358A (ja) * 2004-03-08 2005-10-20 Ichikawa Co Ltd 製紙機械用ベルト及びその製造方法
KR100616495B1 (ko) 2004-07-29 2006-08-25 주식회사 하이닉스반도체 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법
KR100605585B1 (ko) 2005-06-20 2006-07-31 주식회사 하이닉스반도체 이중층 고상에피택시실리콘을 패드플러그로서 갖는 반도체소자 및 제조방법
US7989297B2 (en) * 2009-11-09 2011-08-02 International Business Machines Corporation Asymmetric epitaxy and application thereof
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US10032672B1 (en) 2017-08-02 2018-07-24 United Microelectronics Corp. Method of fabricating a semiconductor device having contact structures
CN114695266A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 存储节点接触结构的形成方法及半导体结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL163372C (nl) * 1967-11-14 1980-08-15 Sony Corp Halfgeleiderinrichting, omvattende een monokristallijn halfgeleiderlichaam met een door aangroeien vanuit de dampfase verkregen halfgeleidende laag, die een gebied van monokristallijn materiaal en een gebied van polykristallijn materiaal omvat.
JPS59186367A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
IT1213192B (it) * 1984-07-19 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori ad effetto di campo agate isolato (igfet) ad elevata velocita' di risposta in circuiti integrati ad alta densita'.
US4592792A (en) * 1985-01-23 1986-06-03 Rca Corporation Method for forming uniformly thick selective epitaxial silicon
US4841347A (en) * 1985-10-30 1989-06-20 General Electric Company MOS VLSI device having shallow junctions and method of making same
JPS6344725A (ja) * 1986-04-02 1988-02-25 Toshiba Corp 半導体装置の製造方法
US4749441A (en) * 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
US4786615A (en) * 1987-08-31 1988-11-22 Motorola Inc. Method for improved surface planarity in selective epitaxial silicon
US5010034A (en) * 1989-03-07 1991-04-23 National Semiconductor Corporation CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron
US4963506A (en) * 1989-04-24 1990-10-16 Motorola Inc. Selective deposition of amorphous and polycrystalline silicon
KR920008886B1 (ko) * 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517328B1 (ko) * 2002-09-17 2005-09-28 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법

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