KR100517328B1 - 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 선택적 에피택셜 성장법을 이용하여 셀콘택저항을 낮추고 접합누설전류를 감소시키면서 과도한 열부담에 따른 생산성 저하를 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 접합층을 노출시키는 콘택홀을 형성한 후 접합층의 식각 손상층 및 식각 잔류물을 제거하고 접합층의 표면에 형성된 자연 산화막을 제거하고, 콘택홀의 일부를 선택적 에피택셜 성장법을 이용하여 단결정실리콘층 또는 단결정실리콘게르마늄층을 성장시키고, 단결정실리콘층 또는 단결정실리콘게르마늄층상에 다결정실리콘층을 증착하여 나머지 콘택홀을 채워 이중층으로 된 콘택플러그를 형성하므로써 콘택홀을 단결정실리콘층으로 완전히 채우는 것에 비해 열부담을 현저히 감소시키고 접합층과의 계면에 단결정실리콘층을 형성하므로 셀콘택저항을 낮추고 접합누설전류를 감소시킨다.

Description

선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체소자 및 그의 제조 방법{Semiconductor device having contact plug using selective epitaxial growth and method of fabricating the same}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체 소자가 미세화됨에 따라 0.15㎛ 이하의 소자에서는 게이트길이가 작아지면서, 적절한 문턱전압을 얻기 위하여, 필연적으로 과도한 문턱전압 조절용 이온주입을 요구하게 되었다. 그런데 일반적으로 이러한 이온주입은 어느 범위까지는 데이터 유지 특성을 열화시키는 것으로 잘 알려져 있다. 또한, 소자의 미세화에 따라 데이터 유지 특성에 큰 영향을 미치는 캐패시턴스 확보가 점점 어려워지고 있기 때문에 데이터 유지 특성 마진이 점점 줄어들고 있는 실정이다.
데이터 유지 특성에 영향을 미치는 요소는 여러가지가 있으나, 다결정실리콘을 셀 콘택플러그(cell contact plug) 공정에 사용하는 경우 적절한 접촉저항을 얻기 위해서는 약 1×1020atoms/cm3의 인(Phosphorous; P) 도핑을 하는 것이 일반적이다. 이러한 인 도핑이 후속 열공정에 의하여 불순물접합이나 셀트랜지스터로 확산되면 데이터 유지 특성에 악영향을 미칠 수 있다. 또한 데이터 유지 특성을 향상시키기 위하여 저농도 드레인(LDD)용 이온주입이나 플러그용 이온주입을 하게 되는데, 앞서 말한 셀콘택플러그인 다결정실리콘으로부터 셀트랜지스터로의 인 불순물 확산으로 인해 저농도 드레인 이온주입이나 플러그 이온주입의 효과가 반감되기 때문에 셀트랜지스터로의 인 불순물 확산을 억제하는 것이 바람직하다.
그러나, 다결정실리콘 적용시, 무조건 셀 콘택플러그내 인 농도를 낮추면 셀콘택플러그의 콘택저항이 증가하여 트랜지스터의 전류구동력이 크게 감소하기 때문에 적절한 공정조건을 확보하는 것이 필수적이다.
그리고, 활성층과 셀 콘택플러그 사이의 계면에 결함이 존재하여 신뢰성을 떨어뜨리는 점도 문제점으로 작용한다. 폭이 좁고 높이가 높은 초고집적소자에서 셀 콘택플러그를 형성하기 위해서는 고선택비 식각기술이 필수적이며 콘택들이 모두 잘 뚫리게 하기 위해서는 식각에 의한 접합손상을 피할 수 없다. 이러한 접합손상은 셀트랜지스터의 접합누설전류를 열화시켜 품질을 떨어뜨리게 되는 것이다. 따라서 접합손상을 치유할 수 있는 추가적인 공정이 필요하게 되는 것이다.
이러한 문제점을 해결하기 위해 실리콘을 선택적으로 콘택영역에만 증착하는 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 기술이 제안되었다.
도 1은 종래기술에 따른 반도체소자를 도시한 도면이다.
도 1에 도시된 바와 같이, 소자간 분리막인 필드산화막(12) 및 웰(도시 생략)이 형성된 반도체기판(11)의 선택된 영역상에 게이트산화막(13), 게이트전극(14) 및 하드마스크(15)의 순서로 적층된 적층 게이트패턴이 복수개 형성되고, 적층 게이트패턴의 양측벽에 스페이서(16)가 형성되며, 적층 게이트패턴 하부의 반도체기판(11)에 소스/드레인과 같은 접합층(17)이 형성되며, 적층 게이트패턴 상부를 층간절연막(18)인 실리콘산화막이 덮고 있다. 여기서, 하드마스크(15)와 스페이서(16)는 실리콘질화막을 이용한다.
그리고, 접합층(17)을 노출시킨 콘택홀을 선택적 에피택셜 성장법(SEG)에 의해 성장된 단결정 실리콘층(19)이 채우고 있다. 여기서, 단결정실리콘층(19)은 셀 콘택 플러그로서 랜딩플러그(Landing plug) 구조이다.
도 1과 같은 선택적 에피택셜성장에 의한 단결정 실리콘층(19)의 경우, 5×1019atoms/cm3의 낮은 인 도핑만으로도 낮은 셀콘택저항을 얻을 수 있으므로 셀트랜지스터로의 인확산에 의한 데이터유지특성 열화를 최소화할 수 있다.
또한 계면 특성이 좋은 단결정 실리콘층을 성장시키므로 접합손상을 줄여서 접합누설전류를 감소시킬 수 있다.
그러나, 이러한 선택적 에피택셜 성장법(SEG)에 의한 셀콘택플러그의 경우, 단결정 실리콘층의 성장온도가 보통 800℃ 이상으로 다결정실리콘막의 증착온도(500℃∼600℃)보다 높기 때문에, 콘택홀을 완전히 채우기 위해서는 장시간의 공정으로 인해 접합층에 과도한 열부담(thermal budget)을 주게 되고 상대적으로 생산성이 낮아지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 과도한 열부담에 따른 생산성 저하를 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 낮은 인 도핑만으로도 낮은 셀콘택저항을 얻을 수 있는 반도체소자의 콘택플러그 형성 방법을 제공하는데 있다.
그리고, 본 발명의 또 다른 목적은 접합손상을 줄여서 접합누설전류를 감소시킬 수 있는 반도체소자의 콘택플러그 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택플러그 형성 방법은 접합층이 형성된 반도체기판상에 층간절연막을 형성하는 단계. 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계, 상기 접합층의 식각 손상층 및 식각 잔류물을 제거하는 단계, 상기 접합층의 표면에 형성된 자연 산화막을 제거하는 단계, 상기 콘택홀의 일부를 채우도록 상기 접합층 상에 선택적에피택셜성장법을 이용하여 단결정 도전층을 성장시키는 단계, 상기 단결정 도전층 표면에 생성된 자연산화막을 제거하는 단계, 상기 콘택홀을 채울때까지 상기 층간절연막 상에 상기 단결정 도전층 성장시보다 낮은 온도에서 증착법을 이용하여 다결정 도전층을 증착하는 단계, 및 상기 층간절연막의 표면이 드러날때까지 상기 다결정 도전층을 일부 제거하여 상기 콘택홀 내에 단결정 도전층과 다결정 도전층의 이중층으로 이루어진 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 단결정 도전층은 단결정 실리콘층 또는 단결정 실리콘게르마늄층이고, 상기 다결정 도전층은 다결정 실리콘층인 것을 특징으로 한다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술한 실시예에서는 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그(landing plug) 구조의 콘택플러그를 단결정 도전층과 다결정 도전층의 이중층으로 형성하는 방법을 제안한다. 즉, 콘택홀의 일부를 낮은 콘택저항 및 접합누설전류 감소 특성이 있는 선택적 에피택셜 성장법(SEG)에 의한 단결정 도전층으로 채워 열부담을 줄이고, 콘택홀의 나머지를 다결정 도전층으로 채운다.
도 2는 본 발명의 제1 실시예에 따른 반도체소자를 도시한 단면도이다.
도 2를 참조하면, 반도체기판(21)에 소자간 분리막인 필드산화막(22)이 형성되고, 반도체기판(21)의 선택된 영역상에 게이트산화막(23), 게이트전극(24) 및 하드마스크(25)의 순서로 적층된 게이트패턴이 복수개 형성되고, 게이트패턴의 양측벽에는 스페이서(26)가 형성되고, 게이트패턴 사이에 노출된 반도체기판(21)내에 접합층(27)이 형성되고, 복수의 게이트패턴 및 반도체기판(21)을 덮고 접합층(27)을 노출시키는 콘택홀(도 3a의 '29' 참조)을 갖는 층간절연막(28)이 형성되고, 콘택홀의 일부를 채우는 단결정 실리콘층(30)과 콘택홀의 나머지를 채우는 다결정 실리콘층(31a)의 이중층으로 이루어진 콘택플러그가 형성된다.
여기서, 단결정 실리콘층(30)은 800℃∼1000℃의 온도에서 선택적으로 에피택셜 성장된 층이고, 다결정 실리콘층(31a)은 저압화학기상증착(LPCVD) 장비에서 증착한 층이며, 단결정 실리콘층(30)은 그 두께가 200Å∼1000Å이다.
그리고, 층간절연막(28)은 BPSG(Boro Phospho Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), PSG(Phosphorous Silicate Glass), BSG(Boron Silicate Glass)와 같은 실리콘산화막이고, 하드마스크(25) 및 스페이서(26)는 층간절연막(28)과 식각선택비를 갖는 물질로서 실리콘질화막이다.
전술한 도 2에서 알 수 있듯이, 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그 구조의 콘택플러그가 단결정실리콘층(30)과 다결정실리콘층(31a)의 이중층으로 이루어져 있다.
결국, 단결정 실리콘층(30)이 콘택홀의 일부를 채우는 두께이므로 에피택셜 성장시 접합층(27)에 미치는 열부담이 적고, 에피택설 성장된 단결정 실리콘층(30)을 접합층(27)과의 계면에 구비하므로 콘택저항을 낮추고 접합누설전류를 감소시킨다.
도 3a 내지 도 3e는 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체소자의 콘택플러그 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 소자를 분리하기 위한 소자분리(isolation) 공정을 실시하여 필드산화막(22)을 형성한 후, 반도체기판(21)의 선택된 영역상에 게이트산화막(23), 게이트전극(24), 하드마스크(25)의 순서로 적층된 게이트패턴을 형성한다. 그리고, 게이트패턴을 포함한 반도체기판(21)상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 스페이서(26)를 형성한다. 이때, 하드마스크(25)와 스페이서(25)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
다음에, 적층 게이트패턴 사이에 노출된 반도체기판(21)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(27)을 형성한다. 여기서, 접합층(27)은 LDD(Lightly Doped Drain) 구조일 수 있고, 아세닉(As)과 같은 n형 도펀트 또는 보론(Boron)과 같은 p형 도펀트가 이온주입되어 있다.
다음에, 게이트패턴을 포함한 반도체기판(21)상에 층간절연막(Inter Layer Dielectric; ILD)(28)을 증착한다. 이때, 층간절연막(28)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막을 이용한다.
다음에, 포토/식각 공정, 즉 감광막 도포, 노광 및 현상을 통해 콘택마스크를 형성한 후 콘택마스크(도시 생략)를 식각마스크로 층간절연막(28)을 식각하여 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그를 위한 콘택홀(29)을 형성한다.
이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(28)을 하드마스크(25) 및 스페이서(26)와 식각선택비가 좋은 조건에서 자기정렬콘택식각(Self Aligned Contact; SAC)을 행한다. 이에 따라 포토공정에 의해 노출된 층간절연막(28)인 실리콘산화막은 빠른 속도로 식각되지만, 하드마스크(25) 및 스페이서(26)인 실리콘질화막의 식각속도는 느리므로 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(21)의 접합층(27)을 노출시킨다.
한편, 층간절연막(28)을 식각하여 형성된 콘택홀(29)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합층(27)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(29)이 형성되면서 노출된 접합층(27)의 표면에는 자연산화막이 형성된다. 식각 잔류물 및 실리콘격자결함은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
먼저 식각잔류물 및 실리콘격자결함을 제거하기 위해 건식세정 및 습식세정을 진행하는데, 먼저 NF3, SF6 등을 이용한 약한 플라즈마 상태에서 콘택홀(29) 부위를 건식세정한다. 이어 전세정(pre-cleaning) 과정으로서 황산(H2SO4), 불산(HF)과 BOE(Buffered Oxide Etchant) 희석용액, 암모니아수 등의 실리콘산화막 식각용액으로 습식 세정을 행한다.
전술한 일련의 세정 공정은 콘택홀(29) 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 습식세정후 시간지연없이 에피택셜 실리콘 성장장비의 반응기에 장입한다.
연속해서 도 3b에 도시된 바와 같이, 자연산화막을 제거하기 위해 반도체기판(21)을 에피택셜 실리콘 성장장비의 반응기에 장입하여 800℃∼1000℃의 온도와 1torr∼500torr의 압력하에서 수소(H2)를 10slm∼100slm의 유량으로 흘리면서 10초∼200초동안 열처리하거나, 10-7torr 보다 작은 진공분위기하에서 900℃∼1000℃의 온도로 열처리한다.
도 3c에 도시된 바와 같이, 에피택셜 실리콘 성장장비의 반응기내에서 접합층(27)을 시드층으로 하여 단결정실리콘층(30)을 에피택셜 성장시키되, 콘택홀(29)의 일부를 채우는 두께, 예컨대 200Å∼1000Å의 얇은 두께로 성장시킨다.
단결정실리콘층(30)은 Si2H2Cl2/H2/HCl/PH3의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 800℃∼1000℃의 온도에서 5분∼20분동안 성장하며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이고, PH3의 유량은 10sccm∼100sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 단결정실리콘층(30)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 단결정실리콘층(30)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(28)인 실리콘산화막과 반도체기판(21) 사이의 성장 선택성 정도가 조절되고, 반도체기판(21)의 접합층(27)상에만 단결정실리콘층(30)이 성장되도록 가스 비율을 조절한다. 즉, 하드마스크(25) 및 스페이서(26)상에서 단결정실리콘층(30)이 성장되지 않도록 한다.
또한, PH3의 유량에 따라 단결정실리콘층(30)의 전도성을 결정짓는 인(P) 농도가 조절된다. 상기 PH3의 유량이 10sccm∼100sccm인 조건에 의해, 단결정실리콘층(30)내 인 도핑 농도는 1×1019∼1×1020atoms/cm3가 된다.
이와 같이, 단결정실리콘층(30)을 저농도로 얇게 증착하는 이유는 접합층(27)의 세정 상태를 보호하고, 후속 열공정에 따른 열부담에 의해 접합층(27)에 도핑된 불순물이 외확산(Out-diffusion)되는 것을 방지하기 위해서이다.
다른 예로, 단결정실리콘층(30) 성장시, 소스가스로 SiH4/H2/HCl/PH3의 혼합가스 또는 SiH6/H2/HCl/PH3의 혼합가스를 이용할 수 있다.
한편, 단결정실리콘층(30)을 형성하기 위해서는 압력이 매우 낮고 온도가 800℃ 이상이어야 하는데, 800℃ 이하의 온도에서는 실리콘층이 단결정으로 계속 성장하는 것이 불가능하며, 일정 두께 이상의 단결정을 성장시키려면 공정 시간이 매우 길어진다. 통상적으로 에피택셜 성장법으로 성장시키는 단결정실리콘층의 성장속도는 온도가 높아지면 지수함수적으로 증가하며, 공정 시간에는 비례한다.
따라서, 본 발명에서는 800℃∼1000℃의 고온에서 단결정실리콘층(30)을 200Å∼1000Å의 얇은 두께로 성장시키므로 성장속도가 빨라 요구되는 두께를 짧은 시간(5분∼20분)의 공정으로 확보할 수 있어 열부담을 감소시킨다.
도 3d에 도시된 바와 같이, 단결정실리콘층(30) 성장후 시간지연없이 다결정실리콘 증착 장비의 반응기내로 반도체기판(21)을 장입하여 단결정실리콘층(30) 표면에 자연산화막이 생성되는 것을 억제한다.
만약, 단결정실리콘층(30) 표면에 자연산화막이 생성되는 경우에는 자연산화막을 완전히 제거하기 위해 단결정실리콘층(30) 성장후 실리콘산화막 식각용액으로 전세정을 행한 후 다결정실리콘층 증착을 진행할 수도 있다.
다음에, 다결정실리콘 증착 장비의 반응기내에서 단결정실리콘층(30)을 포함한 층간절연막(28)상에 콘택홀(29)을 채울때까지 다결정실리콘층(31)을 증착한다.
이때, 다결정실리콘층(31)의 증착은, 통상의 다결정실리콘 증착 공정을 이용하며, SiH4/N2/PH3의 혼합가스 또는 Si2H6/PH3/N2의 혼합가스를 사용하여 저압화학기상증착(Low Pressure CVD; LPCVD) 장비내에서 500℃∼600℃의 온도와 200mtorr∼5torr의 압력하에서 1∼2시간동안 실시한다.
다른 방법으로, 싱글챔버타입(single chamber type) 저압화학기상증착장비를 이용하여 600℃∼700℃의 온도와 1torr∼100torr의 압력하에서 실시할 수도 있다.
상술한 다결정실리콘층(31)은 1500Å∼3000Å의 두께로 증착된다.
도 3e에 도시된 바와 같이, 증착한 다결정실리콘층(31)의 에치백 또는 화학적기계적연마 또는 이들 두 공정의 조합을 통해 콘택홀(29)내에만 다결정실리콘층(31a)을 잔류시킨다. 결국, 콘택홀(29)에는 단결정실리콘층(30)과 다결정실리콘층(31a)의 이중층이 매립되며, 이러한 이중층은 셀콘택플러그이다.
한편, 에치백이나 화학적기계적연마 공정은 셀콘택플러그간 분리를 충분히 달성하면서 적층 게이트패턴을 둘러싸고 있는 하드마스크(25) 및 스페이서(26)로 이용되는 실리콘질화막의 잔류 두께를 충분히 남겨 이후 형성되는 비트라인이나 스토리지노드와의 절연성을 완벽하게 확보할 수 있어야 한다. 또한 게이트패턴을 둘러싸고 있는 실리콘질화막으로부터 셀콘택플러그가 아래로 꺼지는 깊이를 최소화해야 후속 층간절연막 증착후의 표면형상을 평탄하게 할 수 있고, 후속 공정에서의 잔류물을 줄이거나 비트라인의 패터닝을 용이하게 수행할 수 있다.
전술한 바와 같이, 본 발명은 매우 얇은 단결정실리콘층을 콘택홀에 먼저 성장시킨 후 연속해서 다결정실리콘층을 증착하여 콘택홀을 충진하므로써, 콘택홀을 단결정실리콘층으로 모두 충진하는 것보다 열부담을 줄이면서도 단결정실리콘층과 접합층간 우수한 계면 특성을 유지한다.
도 4는 선택적 에피택셜 성장법으로 성장된 단결정실리콘층을 콘택플러그로 적용한 경우의 평면 SEM 사진으로서, 단결정실리콘층을 500Å 두께로 증착한 결과이다.
도 4에 도시된 바와 같이, 단결정실리콘층을 500Å 두께로 증착한 결과, 콘택홀내 접합층상에만 성장되는 우수한 선택성을 얻음을 알 수 있고, 이에 의해 계면 특성이 향상되어 접합 누설전류가 크게 감소하는 결과를 기대할 수 있다.
도 5는 단결정실리콘층을 플러그 공정에 적용한 경우의 리프레시 특성을 나타낸 시뮬레이션 결과로서, x축 좌표는 플러그 이온주입에너지(plug implant energy, keV)를 나타내고, y축 좌표는 1×10-4%의 셀페일(cell fail)을 가정한 리프레시 타임(refresh time, T_ref)을 나타낸다. 여기서, 리프레시 타임은 전체 셀 중 1PPM 수준의 셀이 갖는 특성이고, 플러그 이온주입에너지는 콘택저항을 개선시키기 위한 목적으로 접합층에 추가로 도펀트를 이온주입하는 이온주입시의 에너지를 나타낸다.
도 5를 참조하면, 콘택플러그로 다결정실리콘층만을 이용한 경우의 리프레시 타임은 450ms∼600ms인데 반해 단결정실리콘층과 다결정실리콘층의 이중층으로 이용한 경우의 리프레시 타임은 900ms∼1000ms이다. 이는 단결정실리콘층과 다결정실리콘층의 이중층으로 콘택플러그를 형성하는 경우, 데이터 유지시간인 리프레시 타임이 60% 이상 개선됨을 의미한다.
도 6a은 본 발명의 제2 실시예에 따른 반도체소자의 콘택플러그 형성 방법을 도시한 공정 흐름도이고, 도 6b는 도 6a에 따라 형성된 반도체소자를 도시한 단면도이다.
도 6a에 도시된 바와 같이, 제2 실시예에 따른 반도체소자의 콘택플러그 형성 방법은 크게 적층 게이트패턴 형성 과정(S1), 접합층 형성 과정(S2), 접합층을 노출시키는 콘택홀 형성 과정(S3), 식각손상층 및 식각잔류물 제거를 위한 세정 과정(S4), 자연산화막 제거 과정(S5), 선택적 에피택셜 성장법(SEG)을 이용한 단결정 실리콘게르마늄층(SiGe) 성장 과정(S6), 다결정실리콘층 증착 과정(S7), 에치백 또는 화학적기계적연마 과정(S8)으로 이루어진다.
도 6a에 따른 반도체소자는 도 6b에 도시된 바와 같이, 반도체기판(41)에 소자간 분리막인 필드산화막(42)이 형성되고, 반도체기판(41)의 선택된 영역상에 게이트산화막(43), 게이트전극(44) 및 하드마스크(45)의 순서로 적층된 게이트패턴이 복수개 형성되고, 게이트패턴의 양측벽에는 스페이서(46)가 형성되고, 게이트패턴 사이에 노출된 반도체기판(41)내에 접합층(47)이 형성되고, 복수의 게이트패턴 및 반도체기판(41)을 덮고 접합층(47)을 노출시키는 콘택홀(도시 생략)을 갖는 층간절연막(48)이 형성되고, 콘택홀의 일부를 채우는 단결정 실리콘게르마늄층(49)과 콘택홀의 나머지를 채우는 다결정 실리콘층(50)의 이중층으로 이루어진 콘택플러그가 형성된다.
여기서, 단결정 실리콘게르마늄층(49)은 600℃∼800℃의 온도에서 선택적으로 에피택셜 성장된 층이고, 다결정 실리콘층(50)은 저압화학기상증착장비에서 증착한 층이며, 단결정 실리콘층(49)은 그 두께가 200Å∼1000Å이다.
그리고, 층간절연막(48)은 BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막이고, 하드마스크(45) 및 스페이서(46)는 층간절연막(48)과 식각선택비를 갖는 물질로서 실리콘질화막이다.
이하, 도 6a 및 도 6b를 참조하여 제2 실시예에 따른 반도체소자의 콘택플러그 형성 방법을 설명한다
먼저 적층 게이트패턴 형성 과정(S1)을 살펴보면, 반도체기판(41)에 소자를 분리하기 위한 소자분리 공정을 실시하여 필드산화막(42)을 형성한 후, 반도체기판(41)의 선택된 영역상에 게이트산화막(43), 게이트전극(44), 하드마스크(45)의 순서로 적층된 게이트패턴을 형성한다. 그리고, 게이트패턴을 포함한 반도체기판(41)상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 스페이서(46)를 형성한다. 이때, 하드마스크(45)와 스페이서(46)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 산화막인 경우 실리콘질화막을 이용한다.
다음에, 접합층 형성 과정(S2)을 진행하는데, 게이트패턴 사이에 노출된 반도체기판(41)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(47)을 형성한다. 여기서, 접합층(47)은 LDD 구조일 수 있다.
다음에, 접합층을 노출시키는 콘택홀 형성 과정(S3)을 진행하는데, 게이트패턴을 포함한 반도체기판(41)상에 층간절연막(ILD, 48)을 증착한다. 이때, 층간절연막(48)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막을 이용한다. 이어서, 포토/식각 공정을 통해 층간절연막(48)을 식각하여 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그를 위한 콘택홀(도시 생략)을 형성한다.
이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(48)을 하드마스크(45) 및 스페이서(46)와 식각선택비가 좋은 조건에서 자기정렬콘택식각(SAC)을 행한다. 이에 따라 포토공정에 의해 노출된 층간절연막(48)인 실리콘산화막은 빠른 속도로 식각되지만, 하드마스크(45) 및 스페이서(46)인 실리콘질화막의 식각속도는 느리므로 적층 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(41)의 접합층(47)을 노출시킨다.
다음에, 식각손상층 및 식각잔류물 제거를 위한 세정 과정(S4)을 진행하는데, 먼저 NF3, SF6 등을 이용한 약한 플라즈마 상태에서 콘택홀 부위를 건식세정한다. 이어 전세정 과정으로서 황산(H2SO4), 불산(HF)과 BOE 희석용액, 암모니아수 등의 실리콘산화막 식각용액으로 습식 세정을 행한다. 전술한 일련의 세정 공정은 콘택홀 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 습식세정후 시간지연없이 에피택셜 실리콘 성장장비의 반응기에 장입한다.
다음에, 자연산화막 제거 과정(S5)을 진행하는데, 콘택홀 형성후 생성된 자연산화막을 제거하기 위해 반도체기판(41)을 에피택셜 실리콘 성장장비의 반응기에 장입하여 800℃∼1000℃의 온도와 1torr∼500torr의 압력하에서 수소(H2)를 10slm∼100slm의 유량으로 흘리면서 10초∼200초동안 열처리하거나, 10-7torr 보다 작은 진공분위기하에서 900℃∼1000℃의 온도로 열처리한다.
다음에, 선택적 에피택셜 성장법을 이용한 단결정 실리콘게르마늄층(SiGe) 성장 과정(S6)을 진행하는데, 에피택셜 실리콘 성장장비의 반응기내에서 접합층(47)을 시드층으로 하여 단결정 실리콘게르마늄층(49)을 에피택셜 성장시키되, 콘택홀의 일부를 채우는 두께, 예컨대 200Å∼1000Å의 얇은 두께로 성장시킨다.
단결정 실리콘게르마늄층(49)은 Si2H2Cl2/GeH4/H2/HCl/PH 3의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 600℃∼800℃의 온도에서 5분∼20분동안 성장하며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, GeH4의 유량은 100sccm∼500sccm이며, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이고, PH3의 유량은 10sccm∼100sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 단결정 실리콘게르마늄층(49)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 단결정 실리콘게르마늄층(49)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(48)인 실리콘산화막과 반도체기판(41) 사이의 성장 선택성 정도가 조절되고, 반도체기판(41)의 접합층(47)상에만 단결정 실리콘게르마늄층(49)이 성장되도록 가스 비율을 조절한다. 즉, 하드마스크(45) 및 스페이서(46)상에서 단결정 실리콘게르마늄층(49)이 성장되지 않도록 한다.
또한, PH3의 유량에 따라 단결정 실리콘게르마늄층(49)의 전도성을 결정짓는 인(P) 농도가 조절된다. 상기 PH3의 유량이 10sccm∼100sccm인 조건에 의해, 단결정 실리콘게르마늄층(49)내 인 도핑 농도는 1×1019∼1×1020atoms/cm3가 된다.
이와 같이, 단결정 실리콘게르마늄층(49)을 저농도로 얇게 증착하는 이유는 접합층(47)의 세정 상태를 보호하고, 후속 열공정에 따른 열부담에 의해 접합층(47)에 도핑된 불순물이 외확산되는 것을 방지하기 위해서이다.
다른 예로, 단결정 실리콘게르마늄층(49) 성장시, 소스가스로 SiH4/H2/GeH4/HCl/PH3의 혼합가스 또는 SiH6/H2 /GeH4/HCl/PH3의 혼합가스를 이용할 수 있다.
전술한 바와 같이, 단결정 실리콘게르마늄층(49)은 제1 실시예의 단결정실리콘층의 성장온도(800℃∼1000℃)보다 낮은 온도에서 동일한 시간동안 동일한 두께로 성장가능하므로 접합층(47)에 미치는 열부담이 현저히 감소한다.
단결정 실리콘게르마늄층(49) 성장후 시간지연없이 다결정실리콘 증착 장비의 반응기내로 반도체기판(41)을 장입하여 단결정 실리콘게르마늄층(49) 표면에 자연산화막이 생성되는 것을 억제한다.
만약, 단결정 실리콘게르마늄층(49) 표면에 자연산화막이 생성되는 경우에는 자연산화막을 완전히 제거하기 위해 단결정 실리콘게르마늄층(49) 성장후 실리콘산화막 식각용액으로 전세정을 행한 후 다결정실리콘막 증착을 진행할 수도 있다.
다음에, 다결정실리콘막 증착 과정(S7)을 진행하는데, 다결정실리콘 증착 장비의 반응기내에서 단결정 실리콘게르마늄층(49)을 포함한 층간절연막(48)상에 콘택홀을 채울때까지 다결정실리콘층(50)을 증착한다.
이때, 다결정실리콘층(50)의 증착은, 통상의 다결정실리콘 증착 공정을 이용하며, SiH4/N2/PH3의 혼합가스 또는 Si2H6/PH3 /N2의 혼합가스를 사용하여 저압화학기상증착(LPCVD) 장비내에서 500℃∼600℃의 온도와 200mtorr∼5torr의 압력하에서 1∼2시간동안 실시한다. 다른 방법으로, 싱글챔버타입 저압화학기상증착장비를 이용하여 600℃∼700℃의 온도와 1torr∼100torr의 압력하에서 실시할 수도 있다.
상술한 다결정실리콘층(50)은 1500Å∼3000Å의 두께로 증착된다.
다음에, 에치백 또는 화학적기계적연마 과정(S8)을 진행하는데, 증착한 다결정실리콘막(50)의 에치백 또는 화학적기계적연마 또는 이들 두 공정의 조합을 통해 콘택홀내에만 다결정실리콘막(50)을 잔류시킨다. 결국, 콘택홀에는 단결정 실리콘게르마늄층(40)과 다결정실리콘층(50)의 이중층이 매립되며, 이러한 이중층은 셀콘택플러그이다.
전술한 제2 실시예는, 콘택플러그가 단결정 실리콘게르마늄층(49)과 다결정 실리콘층(50)의 이중층으로 이루어지고, 단결정 실리콘게르마늄층(49)이 제1 실시예의 단결정실리콘층의 성장온도(800℃∼1000℃)보다 낮은 온도(600℃∼800℃)에서 동일한 시간동안 동일한 두께로 성장하므로 단결정 실리콘층에 비해 접합층(47)에 미치는 열부담이 현저히 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 낮은 열부담 및 저농도의 인도핑만으로도 낮은 셀콘택저항을 달성할 수 있으므로 데이터 유지 특성을 개선시킬 수 있는 효과가 있다.
또한 셀콘택저항을 감소시켜 전류구동력을 확보할 수 있고, 0.12㎛ 이하의 미세 반도체소자의 공정마진을 개선시킬 수 있는 효과가 있다.
아울러 DRAM 이외에도 실리콘층을 콘택으로 적용하는 모든 반도체소자에서 콘택저항을 낮추는 기술로 활용할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체소자를 도시한 단면도,
도 2는 본 발명의 제1 실시예에 따른 반도체소자를 도시한 단면도,
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 반도체소자의 콘택플러그의 형성 방법을 도시한 공정 단면도,
도 4는 선택적 에피택셜 성장법으로 성장된 단결정실리콘층을 콘택플러그로 적용한 경우의 평면 SEM 사진,
도 5는 단결정실리콘층을 플러그 공정에 적용한 경우의 리프레시 특성을 나타낸 시뮬레이션 결과,
도 6a은 본 발명의 제2 실시예에 따른 반도체소자의 콘택플러그 형성 방법을 도시한 공정 흐름도,
도 6b는 도 6a에 따라 형성된 반도체소자를 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
25 : 하드마스크 26 : 스페이서
27 : 접합층 28 : 층간절연막
30 : 단결정 실리콘층 31a : 다결정 실리콘층

Claims (11)

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  4. 접합층이 형성된 반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계;
    상기 접합층의 식각 손상층 및 식각 잔류물을 제거하는 단계;
    상기 접합층의 표면에 형성된 자연 산화막을 제거하는 단계;
    상기 콘택홀의 일부를 채우도록 상기 접합층 상에 선택적에피택셜성장법을 이용하여 단결정 도전층을 성장시키는 단계;
    상기 단결정 도전층 표면에 생성된 자연산화막을 제거하는 단계;
    상기 콘택홀을 채울때까지 상기 층간절연막 상에 상기 단결정 도전층 성장시보다 낮은 온도에서 증착법을 이용하여 다결정 도전층을 증착하는 단계; 및
    상기 층간절연막의 표면이 드러날때까지 상기 다결정 도전층을 일부 제거하여 상기 콘택홀 내에 단결정 도전층과 다결정 도전층의 이중층으로 이루어진 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 콘택플러그 형성 방법.
  5. 제4항에 있어서,
    상기 단결정 도전층 표면에 생성된 자연산화막을 제거하는 단계는,
    황산(H2SO4), 불산(HF)과 BOE 희석용액 또는 암모니아수 중에서 선택된 식각용액을 이용함을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  6. 제4항 내지 제5항 중 어느 한 항에 있어서,
    상기 단결정 도전층은 단결정 실리콘층 또는 단결정 실리콘게르마늄층이고, 상기 다결정 도전층은 다결정 실리콘층인 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
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