KR20050101608A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 콘택 저항을 낮추면서 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판 상에 스페이서를 구비한 게이트들을 형성하는 단계와, 상기 게이트 양측의 기판 표면 내에 접합 영역을 형성하는 단계와, 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 접합 영역을 노출시키는콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 층간절연막 상에 SPE(Solid Phase Epitaxy) 방법에 따라 박막의 비도핑된 비정질-실리콘을 증착하는 단계와, 상기 비도핑된 비정질-실리콘을 에치백하여 기판 접합 영역을 노출시키는 단계와, 상기 콘택홀 내에 SPE 방법에 따라 재차 소정 두께의 실리콘층을 증착하는 단계와, 상기 기판 결과물에 대해 열공정을 진행하여 콘택홀 내에 에피택셜-실리콘을 성장시키는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 낮추면서 소자 특성을 향상시킬 수 있는 콘택 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따라 소자 크기가 점점 작아지는 추세에서, 기판 콘택 영역이 많은 영향을 받고 있다. 즉, 반도체 소자의 고집적화에 따른 소형화로 인해 콘택 면적이 감소되고 있는 바, 콘택저항 증가 및 동작전류의 감소 현상이 나타나고 있고, 이로 인해, 반도체 소자의 tWR 불량 및 리프레쉬 특성 저하와 같은 소자 열화(degradation) 현상이 나타나고 있다.

이러한 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자 기존에는 기판 접합 영역의 도펀트 농도를 높이거나 플러그물질인 폴리-실리콘 내의 도펀트 농도를 높이는 방법이 이용되어 왔다. 여기서, 상기 폴리-실리콘은 500∼600℃의 배치 타입 퍼니스(batch type furnace)에서 소오스 가스로 SiH4 가스, 그리고, 도펀트 가스로 PH3 가스를 이용하여 증착하며, 이때, 도펀트인 인(P)의 농도는 0.1∼3.0E20원자/㎤ 정도로 하고 있다.

그러나, 이와 같이 접합 영역의 도펀트 농도나 폴리-실리콘 내의 도핑 농도를 높이면, 오히려 소자의 리프레쉬 특성이 저하되는 것으로 알려져 있다.

또한, 폴리-실리콘을 증착할 때, 증착 전 HF 또는 BOE 용액을 이용한 익스-시튜(ex-situ) 습식 세정과 세정후 대기압하에서 퍼니스에 로딩될 때 존재하는 수십 ppm 정도의 산소 농도에 의해 기판과 폴리-실리콘 사이의 계면에 미세 산화막이 형성되는 바, 이러한 미세 산화막으로 인해 콘택저항이 증가된다.

결국, 기존에는 반도체 소자의 고집적화 및 소형화되는 추세에 부응해서 콘택저항을 낮추고 소자 특성을 개선함에 어려움이 있었다.

이에, 상기한 문제를 극복하고자 싱글-타입(single-type) CVD 장비에서 플러그 물질을 성장시키는 에피택셜-실리콘(epitaxial-Si) 성장법이 개발되었다.

이러한 에피택셜-실리콘 성장법으로는 SEG(Silicon Epitaxial Growth) 방법과 SPE(Solid Phase Epitaxy) 방법의 두 가지가 있으며, 이 중에서도 SPE 방법은 기존 반도체 소자 제조 공정을 그대로 적용하면서 저온 공정이 가능하고 저농도의 도핑 농도로도 충분히 기존 폴리-실리콘의 문제점을 극복할 수 있어서 많이 연구되고 있다.

상기 SPE 방법에 있어서, 초기 성장은 SiH4/PH3 가스를 사용하여 500∼650℃의 온도범위에서 1E19∼1E20 원자/㎤의 비교적 낮은 인(P) 도핑 농도를 갖는 비정질-실리콘으로 이루어진다. 그리고, 이렇게 초기 성장된 비정질-실리콘은 연이어 500∼650℃ 및 질소분위기에서 30분 내지 10시간 동안 진행하는 저온 열공정을 통해 기판 계면에서부터 콘택 상부 영역으로 에피택셜-실리콘으로, 즉, 단결정-실리콘으로 재성장하게 된다.

도 1a 및 도 1b는 종래 SPE 방법에 따른 에피택셜-실리콘 성장을 설명하기 위한 사진들로서, 도 1a는 LPCVD 장비로 610℃에서 220초 동안 성장된 실리콘을 보여주는 사진이고, 도 1b는 초기 성장된 실리콘에 대해 500∼650℃의 저온에서 30분 내지 10시간 동안 열공정을 수행한 후의 사진이다.

도 1a를 참조하면, 실리콘 기판 계면 상에는 에피택셜-실리콘(a)이 일부 성장되었고, 그 위에는 비정질실리콘(b)이 성장된 것을 볼 수 있다.

도 1b를 참조하면, 기판 계면에 이미 성장되어 있던 에피택셜-실리콘(a)으로부터 비정질-실리콘이 에피택셜-실리콘으로 재성장되어 콘택 영역이 에피택셜-실리콘(a)으로 채워졌음을 볼 수 있다.

그러나, 종래의 SPE 방법에 따르면, 기판 계면 상의 에피택셜-실리콘이 상부 비정질-실리콘 방향으로 성장하기는 하지만, 상부의 비정질-실리콘 부분에서 폴리-실리콘으로의 재결정이 일어나, 도 1b에서 보여지는 바와 같이, 콘택 영역, 즉, 콘택홀이 에피택셜-실리콘(a)과 폴리-실리콘(c)이 혼재되어 채워지게 되며, 이와 같이 콘택 영역에 에피택셜-실리콘(a)과 폴리실리콘(c)이 혼재해 있는 경우, 상기 에피택셜-실리콘(a) 대비 거의 10배 이상 높은 폴리-실리콘(c)의 높은 면저항으로 인해 콘택 저항, 동작전압 및 기타 소자의 특성은 저하될 수 밖에 없다.

여기서, 상기한 현상의 원인은 써멀 스트레스(Thermal stress) 또는 콘택홀 측벽에서의 폴리-실리콘 핵생성 사이트(poly-Si nucleation site)에 기인한 것으로 예상된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비정질-실리콘을 완전히 에피택셜-실리콘으로 재성장시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 비정질-실리콘을 완전히 에피택셜-실리콘으로 재성장시킴으로써 콘택 저항을 낮추면서 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 스페이서를 구비한 게이트들을 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 접합 영역을 형성하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 접합 영역을 노출시키는콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 SPE(Solid Phase Epitaxy) 방법에 따라 박막의 비도핑된 비정질-실리콘을 증착하는 단계; 상기 비도핑된 비정질-실리콘을 에치백하여 기판 접합 영역을 노출시키는 단계; 상기 콘택홀 내에 SPE 방법에 따라 재차 소정 두께의 실리콘층을 증착하는 단계; 및 상기 기판 결과물에 대해 열공정을 진행하여 콘택홀 내에 에피택셜-실리콘을 성장시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 비도핑된 비정질실리콘은 50∼300Å의 두께로 증착한다.

상기 실리콘층은 인(P) 또는 비소(As)를 1E19∼1E21원자/㎤의 농도로 도핑하여 1000∼5000Å의 두께로 증착한다.

상기 열공정은 400∼700℃의 온도에서 30분 내지 10시간 동안 수행한다.

또한, 상기한 본 발명에 따른 반도체 소자의 제조방법은, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 비정질-실리콘을 증착하는 단계 전, 전처리 공정을 수행하는 단계를 더 포함한다. 상기 전처리 공정은 습식세정 또는 건식세정으로 진행하며, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행한다.

게다가, 상기한 본 발명에 따른 반도체 소자의 제조방법은, 상기 열공정을 통해 에피택셜-실리콘을 성장시키는 단계 후, 게이트가 노출될 때까지 상기 에피택셜-실리콘을 에치백 또는 화학적기계연마하는 단계를 더 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 폴리실리콘 재결정화의 원인이 되는 써멀 스트레스와 콘택 상부 및 측부의 핵생성 사이트를 차단 또는 억제하고, 그런다음, 콘택 영역에 에피택셜-실리콘을 성장시킨다. 이렇게 하면, 상기 콘택 영역은 거의 완전히 에피택셜-실리콘으로 재성장되는 바, 소망하는 콘택저항, 동작전압 및 기타 소자 특성을 확보할 수 있다.

즉, 본 발명은 랜딩 플러그 콘택의 형성 후, SPE 방법에 따라 1차로 얇게 비도핑 비정질실리콘으로 증착한 후, 이를 에치백하여 기판 접합 영역이 노출되도록 한다. 이때, 콘택홀 측벽에 잔류된 비도핑된 비정질실리콘은 일종의 완충층 (buffer layer)으로 역할하여 폴리실리콘 재결정화를 유발하는 써멀 스트레스와 콘택 상부 및 측부의 폴리실리콘 핵생성 사이트를 차단 및 억제한다.

다음으로, SPE 방법에 따라 다시 필요한 두께의 실리콘을 증착한 후, 후속 열공정을 진행한다. 여기서, 후속 열공정이 진행되는 동안, 이미 증착된 완충층이 콘택 상부 및 측부에서의 써멀 스트레스 및 폴리실리콘 핵생성 사이트를 차단하는 역할을 하므로, 기판 접합 영역의 표면은 물론 콘택 측벽 및 상부로도 에피택셜-실리콘이 성장되고, 그래서, 콘택 내부는 에피택셜-실리콘으로 채워지게 된다.

따라서, 본 발명에 따른 콘택 플러그는 거의 완전히 에피택셜-실리콘으로 이루어지므로, 낮은 콘택저항 및 우수한 소자 특성을 얻도록 할 수 있다.

자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소자분리막(22)이 형성된 실리콘 기판(21) 상에 공지의 공정에 따라 게이트들(23)를 형성한다. 이때, 상기 게이트(23)는 게이트절연막과, 폴리실리콘막과 금속실리사이드막의 적층막으로된 게이트도전막, 및 하드마스크막의 적층 구조로 형성한다.

그 다음, 기판 전면 상에 절연막을 증착한 후, 이를 블랭킷 식각하여 게이트(23)의 양측벽에 스페이서(24)를 형성한다. 그런다음, 기판 결과물에 대해 소오스/드레인 이온주입을 수행하여 상기 스페이서를 포함한 게이트(23) 양측의 기판 표면 내에 접합 영역(25)을 형성한다.

도 2b를 참조하면, 상기 단계까지의 기판 결과물 상에, 예컨데, BPSG막으로 이루어진 층간절연막(26)을 증착한 후, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(26)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(27)을 형성한다.

다음으로, 콘택 계면의 이물질 및 미세 산화막 등을 제거하기 위해 상기 기판 결과물에 대해 전처리(pretreatment) 공정을 수행한다.

여기서, 상기 전처리 공정은 습식세정 또는 건식세정으로 진행하며, 상기 건식세정시에는 수소 가스 또는 수소/질소 혼합가스를 이용한 플라즈마 공정으로 진행한다. 이때, 상기 플라즈마 공정은 상온부터 400℃의 온도범위에서 진행함이 바람직하다.

이어서, 콘택홀(27)을 포함한 기판 결과물 상에 SPE 방법에 따라 50∼300Å 정도의 얇은 두께로 비도핑된 비정질-실리콘(28)을 증착한다. 여기서, 상기 비도핑된 비정질-실리콘(28)은 후속 에피택셜-실리콘 재성장시 폴리-실리콘 핵생성이 억제되도록 하는 일종의 완충층 역할을 하도록 증착해준 것이며, 예컨데, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vaccum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 또는 MBE(Molecular Beam Epitaxy) 등의 장비로 증착한다.

또한, 완충층으로서 상기 비도핑 비정질-실리콘을 사용하는 이유는 인(P) 도펀트에 의해 유발될 수 있는 폴리실리콘 핵생성을 감소시켜서 완충층의 역할을 보다 충분히 하도록 하기 위한 것이다.

한편, 상기 폴리-실리콘 핵생성을 억제시키기 위한 완충층으로서 본 발명의 실시예에서는 실리콘(Si)을 이용하였지만, 그 이외에 저머늄(Ge) 또는 실리콘저머늄(SiGe)도 이용 가능하다.

그 다음, 상기 비도핑된 비정질-실리콘(28)을 에치백(etch back)하고, 이를 통해, 비트라인 콘택 및 스토리지 노드 콘택이 형성될 기판 접합 영역(25)을 노출시킨다.

도 2c를 참조하면, 측벽에만 비도핑된 비정질-실리콘(28)이 남겨진 콘택홀 내에 SPE 방법에 따라 재차 도핑된 실리콘(29)을 형성한다. 이때, 상기 도핑된 실리콘(29)은 인(P) 또는 비소(As)를 1E19∼1E21원자/㎤의 농도로 도핑하여 1000∼ 5000Å의 두께로 형성한다.

도 2d를 참조하면, 도핑된 실리콘이 증착된 기판 결과물에 대해 400∼700℃의 저온에서 30분 내지 10시간 동안 후속 열공정을 진행하고, 이를 통해, 콘택홀 내에 에피택셜-실리콘을 재성장시키고, 그런다음, 게이트(23)가 노출될 때까지 상기 에피택셜-실리콘을 에치백 또는 화학적기계연마(CMP)하여 상기 콘택홀 내에 에피택셜-실리콘으로 이루어진 콘택플러그(30)를 형성한다.

여기서, 상기 후속 열공정이 진행되는 동안, 콘택홀 측벽에 비도핑된 비정질-실리콘이 형성되어져 있는 것과 관련해서 써멀 스트레스 완화 및 폴리-실리콘 핵생성 사이트 차단이 이루어지며, 이에 따라, 콘택홀 내에는 측부 및 상부 방향 모두에서 비정질-실리콘이 에피택셜-실리콘으로 재성장되고, 그래서, 상기 콘택홀 내에는 거의 완전히 에피택셜-실리콘으로 재성장된다.

따라서, 본 발명에 따른 SPE 방법은 거의 완전히 에피택셜-실리콘으로만 이루어진 콘택플러그를 형성할 수 있는 바, 콘택저항을 낮춤은 물론 소자 특성을 향상시킬 수 있게 된다.

이후, 공지된 일련의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.

이상에서와 같이, 본 발명은 콘택 영역 측벽에 써멀 스트레스 및 폴리-실리콘 핵생성 사이트를 억제시킬 수 있는 완충층을 형성해준 상태로 도핑된 실리콘 증착 및 후속 열공정을 진행함으로써, 폴리-실리콘으로의 재결정없이 거의 완전히 에피택셜-실리콘으로의 재성장이 이루어지도록 할 수 있으며, 이에 따라, 낮은 콘택저항의 플러그를 형성할 수 있고, 그래서, 소자 특성 및 신뢰성을 향상시킬 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

도 1a 및 도 1b는 종래 SPE 방법에 따른 에피택셜-실리콘 성장을 설명하기 위한 사진.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 소자분리막

23 : 게이트 24 : 스페이서

25 : 접합 영역 26 : 층간절연막

27 : 콘택홀 28 : 비도핑된 비정질-실리콘

29 : 도핑된 실리콘 30 : 콘택플러그

Claims (8)

1. 실리콘 기판 상에 스페이서를 구비한 게이트들을 형성하는 단계;

   상기 게이트 양측의 기판 표면 내에 접합 영역을 형성하는 단계;

   상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 게이트들 사이의 접합 영역을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀 표면 및 층간절연막 상에 SPE(Solid Phase Epitaxy) 방법에 따라 박막의 비도핑된 비정질-실리콘을 증착하는 단계;

   상기 비도핑된 비정질-실리콘을 에치백하여 기판 접합 영역을 노출시키는 단계;

   상기 콘택홀 내에 SPE 방법에 따라 재차 소정 두께의 실리콘층을 증착하는 단계; 및

   상기 기판 결과물에 대해 열공정을 진행하여 콘택홀 내에 에피택셜-실리콘을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 비정질-실리콘을 증착하는 단계 전, 전처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 전처리 공정은 습식세정 또는 건식세정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 비도핑된 비정질실리콘은 50∼300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 실리콘층은

   인(P) 또는 비소(As)를 1E19∼1E21원자/㎤의 농도로 도핑하여 1000∼5000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서, 상기 열공정은 400∼700℃의 온도에서 30분 내지 10시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 1 항에 있어서, 상기 열공정을 통해 에피택셜-실리콘을 성장시키는 단계 후, 게이트가 노출될 때까지 상기 에피택셜-실리콘을 에치백 또는 화학적기계연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.