KR100681210B1 - 반도체 소자의 콘택 플러그 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 형성 물질인 에피택셜 실리콘층 내의 불순물이 기판으로 확산되는 현상을 방지하여 반도체 소자의 누설 전류 특성 및 열화특성을 개선할 수 있는 반도체 소자의 콘택 플러그 및 그 형성방법에 관한 것으로, 이를 위해 본 발명은 하부 도전층이 형성된 기판과, 상기 하부 도전층 상에 형성되고, 상기 기판의 일부를 노출시키는 콘택홀이 형성된 층간 절연막과, 상기 콘택홀 내에 상기 기판의 상부면으로부터 일정 높이까지 성장된 성장층과, 상기 콘택홀의 내측벽에 형성된 언도프드 제1 콘택층과, 상기 제1 콘택층과 접촉되도록 형성된 도프드 제2 콘택층과, 상기 콘택홀이 매립되도록 상기 제2 콘택층의 도핑 농도보다 낮은 농도로 형성된 제3 콘택층을 포함하는 반도체 소자의 콘택 플러그를 제공한다.
콘택 플러그, 에피택셜 실리콘층, 도핑 농도, 콘택 저항.

Description

반도체 소자의 콘택 플러그 및 그 형성방법{CONTACT PLUG OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따라 에피텍셜 실리콘층을 형성하기 위해 비정질 실리콘층이 초기 증착된(as-deposited) 상태에서도 기판 위에 이미 성장된 에피택셜 실리콘층을 나타낸 TEM 사진.
도 2는 종래 기술에 따라 후속 열공정을 진행한 후 성장된 에피택셜 실리콘층을 나타낸 TEM 사진.
도 3은 본 발명의 바람직한 실시예에 따라 형성된 반도체 소자의 콘택 플러그를 나타낸 단면도.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따라 형성된 반도체 소자의 콘택 플러그 형성방법을 나타낸 공정단면도.
도 8은 본 발명의 실험예로 제1 콘택층을 증착한 후 열공정을 실시하여 형성된 에피택셜 실리콘층을 나타낸 TEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판
11, 111 : 소자분리막
12, 112 : 게이트 산화막
13, 113 : 폴리 실리콘층
14, 114 : 텅스텐 실리사이드층
15, 115 : 하드 마스크
16, 116 : 게이트 전극
17, 117 : 스페이서
18, 118 : 소오스/드레인 영역
19, 119 : 층간 절연막
120 : 콘택홀
20, 121 : 제1 비정질 실리콘층
21, 122 : 제2 비정질 실리콘층
22, 123 : 제3 비정질 실리콘층
124 : 에피택셜 실리콘층
본 발명은 반도체 소자의 콘택 플러그 및 그 형성방법에 관한 것으로, 특히 SPE(solid phase epitaxy) 성장된 에피택셜 실리콘층을 이용한 반도체 소자의 콘택 플러그 및 그 형성방법에 관한 것이다.
반도체 소자가 점차로 소형화되고 고집적화되어 감에 따라 콘택 면적이 감소하여, 콘택 저항(contact resistance)의 증가 및 동작전류(drive current)의 감소 현상이 나타나고 있다. 이로 인해 반도체 소자의 tWR 불량 및 리프레쉬(refresh) 특성 저하와 같은 소자 열화(degradation) 현상이 나타나고 있다. 이런 상황에서 소자의 콘택 저항을 낮추고 동작전류를 향상시키기 위해 기존에는 기판 정션(junction) 영역의 도펀트(dopant) 농도를 높이거나 콘택 물질인 폴리 실리콘 내의 불순물인 인(phosphorus) 도펀트의 농도를 높이는 방법을 사용해 왔다.
그러나, 폴리 실리콘은 폴리 실리콘 자체가 갖고 있는 저항이 매우 높을 뿐만 아니라, 장비에 웨이퍼를 로딩(loading)할 때 미세한 산화막을 형성시켜 소자의 콘택 저항을 증가시켜 향후 차세대 반도체 소자에서는 콘택 물질로서 사용하기 어려운 실정이다.
따라서, 상기의 폴리 실리콘을 대신하여 싱글 타입(single-type)의 CVD(chemical vapor deposition)장비에서 형성되는 에피택셜 실리콘층(epitaxial-Si)을 이용한 콘택 형성에 대한 연구가 활발히 진행되고 있다. 이러한 에피택셜 실리콘층은 주로 SEG(selective epitaxy growth) 공정 또는 SPE(solid phase epitaxy) 공정을 통해 성장하는데, 이 중에서도 저온증착이 가능하면서 저농도의 도핑 농도로도 콘택저항을 감소시킬 수 있는 SPE 공정에 대한 연구가 활발하게 이루어지고 있다.
일반적으로, SPE 성장된 에피택셜 실리콘층을 이용한 콘택 플러그 형성공정 은 다음과 같이 진행된다.
먼저, SiH4 및 PH3 가스를 사용하여 500 내지 650℃의 온도범위에서 5E19 내지 2E20 atoms/cm3의 농도로 인이 도핑된 저농도의 비정질 실리콘층(amorphous-Si)을 증착한다. 이후, 저온의 열공정을 진행하면 비정질 실리콘층이 기판 계면에서부터 콘택 영역의 일정 높이까지 에피택셜 실리콘층으로 변환된다. 이때, 저온의 열공정은 질소 분위기에서 대략 550 내지 650℃의 온도로 30분 내지 10시간 동안 진행한다.
이때, SPE 성장된 에피택셜 실리콘층을 DRAM 소자의 콘택 물질로 적용하면, 소자의 콘택 저항이 20% 정도 개선되는 결과를 얻을 수 있다. 그러나, 이와 같이 콘택 저항이 개선되는 한편, 에피택셜 실리콘층의 특성상 접촉하고 있는 기판과의 계면 스페이스(space)가 거의 없어, 후속 열공정 진행시 에피택셜 실리콘층 내에 존재하는 인 도펀트가 기판으로 확산되는 경향이 기존의 폴리 실리콘보다 강하다.
따라서, 차세대 반도체 소자에 이러한 SPE 성장된 에피택셜 실리콘층을 이용하여 콘택 플러그를 형성한 후 인 도펀트가 후속 열공정에 의해 기판 영역으로의 확산이 심할 경우, 소자의 누설 전류(leakage current)가 증가하고 리프레쉬(refresh) 특성이 열화되는 문제점이 발생한다.
한편, 도 1은 종래 기술에 따라 에피택셜 실리콘층을 형성하기 위해 비정질 실리콘층이 초기 증착된(as-deposited) 상태에서도 기판 위에 이미 성장된 에피택셜 실리콘층을 나타낸 TEM 사진이고, 도 2는 종래 기술에 따라 후속 열공정을 진행 한 후 콘택 내 일정 높이까지 에피택셜 실리콘층이 성장된 것을 나타낸 TEM 사진이다. 이때, 열공정은 610℃의 온도로 1시간 동안 진행한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 콘택 형성 물질인 에피택셜 실리콘층 내의 불순물이 기판으로 깊이 확산되는 현상을 방지하여 반도체 소자의 누설 전류 특성 및 열화특성을 개선할 수 있는 반도체 소자의 콘택 플러그를 제공하는데 그 목적이 있다.
또한, 상기한 문제점을 해결하기 위한 본 발명의 다른 목적은 반도체 소자의 콘택 형성 물질인 에피택셜 실리콘층 내의 불순물이 기판으로 깊이 확산되는 현상을 방지하여 반도체 소자의 누설 전류 특성 및 열화특성을 개선할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하부 도전층이 형성된 기판과, 상기 하부 도전층 상에 형성되고, 상기 기판의 일부를 노출시키는 콘택홀이 형성된 층간 절연막과, 상기 콘택홀 내에 상기 기판의 상부면으로부터 일정 높이까지 성장된 성장층과, 상기 콘택홀의 내측벽에 형성된 언도프드 제1 콘택층과, 상기 제1 콘택층과 접촉되도록 형성된 도프드 제2 콘택층과, 상기 콘택홀이 매립되도록 상기 제2 콘택층의 도핑 농도보다 낮은 농도로 형성된 제3 콘택층 을 포함하는 반도체 소자의 콘택 플러그를 제공한다.
상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 하부 도전층이 형성된 기판에 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내의 상기 기판 상부와 상기 콘택홀 내측벽에 언도프드 제1 콘택층을 증착하는 단계와, 상기 제1 콘택층의 내측면을 따라 도프트 제2 콘택층을 증착하는 단계와, 상기 콘택홀이 매립되도록 상기 제2 콘택층보다 낮은 도핑농도로 제3 콘택층을 증착하는 단계와, 열처리 공정을 실시하여 상기 콘택홀 내의 상기 제1 내지 제3 콘택층 일부를 변환시켜 상기 기판의 상부면으로부터 일정 높이까지 성장된 제1 성장층을 형성하는 단계와, 식각공정을 실시하여 상기 콘택홀이 매립되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
본 발명에 있어서, 상기 제1 내지 제3 콘택층을 형성하는 과정에서 상기 제1 콘택층과 상기 기판 간에는 상기 기판으로부터 성장된 제2 성장층이 형성된다.
본 발명에 있어서, 상기 제2 성장층은 상기 열처리 공정에 의해 상기 제1 성장층에 포함된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따라 형성된 반도체 소자의 콘택 플러 그를 나타낸 단면도이다.
우선, 도 3에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따르면 소자분리막(11)과 소오스/드레인 영역(18)이 형성된 기판(10)이 있고, 그 기판(10) 상에는 복수의 게이트 구조물이 형성되어 있다. 그리고, 게이트 구조물을 서로 분리하기 위한 층간 절연막(19)과, 층간 절연막(19)을 식각하여 서로 이웃하는 게이트 구조물 사이의 기판(10)을 노출시키는 콘택홀(미도시)과, 상부 도전층(미도시)과 기판(10) 간을 연결시키기 위해 콘택홀을 매립하여 형성된 콘택 플러그가 있다.
이때, 콘택 플러그는 콘택홀의 형성으로 인해 노출된 기판(10) 표면으로부터 일정 높이까지 콘택홀 내에 형성된 성장층으로 에피택셜 실리콘층(23)을 포함하는데, 에피택셜 실리콘층(23)은 제1 비정질 실리콘층(20; 이하, 제1 콘택층이라 함), 제1 콘택층(20)과 접촉되도록 형성된 제2 비정질 실리콘층(21; 이하, 제2 콘택층이라 함) 및 제2 콘택층(21)이 형성되고 남아있는 콘택홀을 매립하는 제3 비정질 실리콘층(22; 이하, 제3 콘택층이라 함)을 포함한다. 여기서, 제1 내지 제3 콘택층(20, 21 및 22)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)으로 형성하고, 10 내지 30nm의 두께로 형성한다.
여기서, 게이트 구조물은 게이트 전극(16)과 스페이서(17)를 포함하고, 게이트 전극(16)은 게이트 산화막(12), 폴리 실리콘층(13), 텅스텐층(또는, 텅스텐 실리사이드층(WSi2); 14) 및 하드 마스크(15)를 포함한다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 플 러그 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 4 내지 도 7에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 4에서 보는 바와 같이, 기판(110)의 소정 영역에 액티브(active) 영역과 필드(field) 영역을 구분하기 위한 소자분리막(111)을 형성한 후 게이트 전극(116) 형성을 위한 패터닝(patterning) 공정을 실시한다. 여기서, 게이트 전극(116) 형성을 위한 패터닝 공정은, 게이트 산화막(112), 폴리 실리콘층(113), 텅스텐층(또는, 텅스텐 실리사이드층; 14) 및 하드 마스크(115)를 순차적으로 증착한 후 사진식각공정을 진행하여 이루어진다.
이어서, 게이트 전극(116)이 형성된 결과물 상에 절연막(미도시)을 증착한 후 식각하여 게이트 전극(116)의 양측벽에 스페이서(117)를 형성한다.
이어서, 스페이서(117)를 마스크로 하여 소오스/드레인 형성을 위한 정션 이온주입 공정을 실시하여 스페이서(117)의 양측으로 노출되는 기판(110)에 소오스/드레인 영역(118)을 정의한다. 이하에서는, 게이트 전극(116)과 스페이서(117)를 통칭하여 게이트 구조물이라 하겠다.
이어서, 도 5에 도시된 바와 같이, 게이트 구조물을 포함한 기판(110) 전면에 층간 절연막(119)을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 게이트 전극(116)과 층간 절연막(119) 상부의 단차를 없앤다. 예컨대, 층간 절연막(119)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성할 수 있다.
이어서, 콘택 영역이 오픈된 식각 마스크(미도시)를 통해 층간 절연막(119)을 식각하여 이웃하는 게이트 구조물 사이의 기판(110)이 노출되도록 콘택홀(120)을 형성한다. 그런 다음, 전처리(Pretreatment) 공정을 진행할 수 있다.
이때, 전처리 공정은 상온 내지 400℃의 온도 범위에서 습식 세정공정을 진행하거나, 건식 세정공정을 진행하여 이루어진다. 여기서, 습식 세정공정은 HF-last 세정방식으로 진행하고, 건식 세정공정은 수소 또는 수소와 질소의 혼합가스를 사용하는 플라즈마 방식으로 진행한다.
이어서, 도 6에 도시된 바와 같이, 콘택 플러그의 형성을 위해 콘택홀(120; 도 5 참조) 내부에 콘택 물질을 인-시튜(in-situ)로 세 차례에 걸쳐 연속 증착한다. 예컨대, 첫번째로는 불순물 예컨대, 인(phosphorus) 도펀트가 도핑되지 않은 언도프드(undoped) 상태의 제1 비정질 실리콘층(121; a-Si: amorphous silicon; 이하, 제1 콘택층이라 함)을 증착하고, 두번째로는 고농도의 바람직하게는 1.5E20 내지 2.0E20 atoms/cm3의 인 도펀트가 도핑된 제2 비정질 실리콘층(122; 이하, 제2 콘택층이라 함)을 증착한다.
이어서, 세번째로는 제2 콘택층(122)과 제1 콘택층(121) 도핑 농도의 중간 농도인 바람직하게는 8.0E19 내지 1.2E20 atoms/cm3의 인 도펀트가 도핑된 제3 비정 질 실리콘층(123; 이하, 제3 콘택층이 함)을 증착한다. 여기서, 도핑 이온은 인 도펀트 외에 비소(As) 도펀트를 사용할 수도 있다.
이때, 제1 내지 제3 콘택층(121, 122 및 123)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 사용하여 10 내지 30nm의 두께로 증착한다. 또한, 제1 내지 제3 콘택층(121, 122 및 123)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy) 중 어느 하나의 장비 내에서 400 내지 700℃의 온도로 증착한다.
이어서, 도 7에 도시된 바와 같이, 세 차례에 걸쳐 콘택 물질을 증착함으로써 제1 내지 제3 콘택층(121, 122 및 123)이 형성된 결과물에 열처리 공정을 실시한다. 이로써, 콘택홀의 형성으로 인해 노출된 기판(110) 표면으로부터 일정 높이까지 콘택홀(120; 도 5 참조) 내의 제1 내지 제3 콘택층(121, 122 및 123)을 에피택셜(epitaxial) 실리콘층(124; 또는, 제1 성장층이라 함)으로 변환시킨다. 이때, 열처리 공정은 300 내지 700℃의 온도 범위에서 실시하는 것이 바람직하다.
이어서, CMP 공정 및 식각공정을 진행하여 제1 내지 제3 콘택층(121, 122 및 123)과 층간 절연막(119) 표면의 단차를 없애고 콘택홀(120)을 매립하는 반도체 소자의 콘택 플러그를 형성한다.
또한, 제1 내지 제3 콘택층(121, 122 및 123)을 형성하는 과정에서 제1 콘택층(121)과 기판(110) 간에는 기판(110)으로부터 제2 성장층(미도시)이 형성된다.
상기와 같은 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 콘택 플러 그 형성시 불순물의 도핑 농도를 달리한 콘택 물질을 인 시튜로 세번에 걸쳐 연속 증착한 후 열공정을 진행함으로써, 콘택 영역의 기판 표면으로부터 일정 높이까지 세번에 걸쳐 증착된 콘택 물질을 에피택셜 실리콘층으로 변환시킨다.
즉, 첫번째에는 불순물이 도핑되지 않은 제1 콘택층을, 두번째에는 불순물이 고농도로 도핑된 제2 콘택층을, 세번째에는 불순물이 중간 농도로 도핑된 제3 콘택층을 연속 증착한 후 열공정을 실시함으로써, 콘택홀 형성으로 인해 노출된 기판 표면으로부터 일정높이까지 콘택홀 내에 형성된 에피택셜 실리콘층(또는, 성장층)을 포함하는 콘택 플러그를 형성하는데, 상기 에피택셜 실리콘층은 제1 콘택층, 제2 콘택층 및 남아 있는 콘택홀을 매립하는 제3 콘택층으로 구성된다.
따라서, 후속으로 열공정을 진행하면, 불순물이 도핑된 제2 내지 제3 콘택층으로부터 불순물이 도핑되지 않은 제1 콘택층으로 불순물이 확산된다. 그러나, 확산된 불순물의 대부분이 제1 콘택층 또는 에피택셜 실리콘층과 기판 간의 계면에 모이게 되어, 불순물이 기판으로 깊이 확산되는 문제점을 해결할 수 있다.
이에 따라, 반도체 소자의 누설 전류 특성 및 열화특성을 개선할 수 있고 반도체 소자의 콘택 저항을 감소시킬 뿐만 아니라, 나아가서는 소자의 신뢰성 및 수율 향상을 가져올 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 하나의 실험예로, 첫번째 콘택 물질인 제1 콘택층(121; a-Si)을 증착한 후 열공정을 실시했을 경우 콘택홀 내의 기판 표면으로부터 일정 높이까지 콘택홀 내에 형성된 에피택셜 실리콘층(124; Epi-Si)을 나타낸 TEM 사진이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 콘택 플러그 형성시 불순물의 도핑 농도를 달리한 콘택 물질을 인 시튜로 세번에 걸쳐 연속 증착한 후 열공정을 진행하여 콘택 영역의 기판 상에 일정 두께로 에피택셜 실리콘층이 형성된 콘택 플러그를 형성함으로써, 콘택 물질 내에 도핑된 불순물이 기판으로 확산되는 현상을 억제할 수 있다.
따라서, 반도체 소자의 누설 전류 특성 및 열화특성을 개선할 수 있고 반도체 소자의 콘택 저항을 감소시킬 뿐만 아니라, 나아가서는 소자의 신뢰성 및 수율 향상을 가져올 수 있다.

Claims (14)

  1. 하부 도전층이 형성된 기판;
    상기 하부 도전층 상에 형성되고, 상기 기판의 일부를 노출시키는 콘택홀이 형성된 층간 절연막;
    상기 콘택홀 내에 상기 기판의 상부면으로부터 일정 높이까지 성장된 성장층;
    상기 콘택홀의 내측벽에 형성된 언도프드 제1 콘택층;
    상기 제1 콘택층과 접촉되도록 형성된 도프드 제2 콘택층; 및
    상기 콘택홀이 매립되도록 상기 제2 콘택층의 도핑 농도보다 낮은 농도로 형성된 제3 콘택층;
    을 포함하는 반도체 소자의 콘택 플러그.
  2. 제 1 항 에 있어서,
    상기 제1 내지 제3 콘택층은 비정질 실리콘층인 반도체 소자의 콘택 플러그.
  3. 제 1 항 또는 제 2 항 에 있어서,
    상기 비정질 실리콘층은 실리콘 또는 실리콘 게르마늄을 이용하여 10 내지 30nm의 두께로 형성된 반도체 소자의 콘택 플러그.
  4. 하부 도전층이 형성된 기판에 층간 절연막을 증착하는 단계;
    상기 층간 절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내의 상기 기판 상부와 상기 콘택홀 내측벽에 언도프드 제1 콘택층을 증착하는 단계;
    상기 제1 콘택층의 내측면을 따라 도프트 제2 콘택층을 증착하는 단계;
    상기 콘택홀이 매립되도록 상기 제2 콘택층보다 낮은 도핑농도로 제3 콘택층을 증착하는 단계;
    열처리 공정을 실시하여 상기 콘택홀 내의 상기 제1 내지 제3 콘택층 일부를 변환시켜 상기 기판의 상부면으로부터 일정 높이까지 성장된 제1 성장층을 형성하는 단계; 및
    식각공정을 실시하여 상기 콘택홀이 매립되는 콘택 플러그를 형성하는 단계;
    를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 콘택층을 증착하는 단계 전,
    전처리 공정으로 습식 또는 건식 세정공정을 실시하는 단계를 더 포함하는 반도체소자의 콘택 플러그 형성방법.
  6. 제 4 항에 있어서,
    상기 제1 내지 제3 콘택층은 LPCVD, VLPCVD, PE-CVD, UHVCVD, RTCVD, APCVD 및 MBE 중 어느 하나의 장비를 이용하여 형성하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제 4 항에 있어서,
    상기 제1 내지 제3 콘택층은 400 내지 700℃의 온도로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  8. 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 제1 내지 제3 콘택층은 인 시튜로 연속적으로 증착하는 반도체 소자의 콘택 플러그 형성방법.
  9. 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 제1 내지 제3 콘택층은 비정질 실리콘층으로 실리콘 또는 실리콘 게르마늄으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  10. 제 4 항에 있어서,
    상기 불순물은 인 또는 비소인 반도체 소자의 콘택 플러그 형성방법.
  11. 제 4 항에 있어서,
    상기 제2 콘택층은 1.5E20 내지 2.0E20 atoms/cm3의 농도로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  12. 제 4 항에 있어서,
    상기 열처리 공정은 300 내지 700℃의 온도 범위에서 실시하는 반도체 소자의 콘택 플러그 형성방법.
  13. 제 4 항에 있어서,
    상기 제1 내지 제3 콘택층을 형성하는 과정에서 상기 제1 콘택층과 상기 기판 간에는 상기 기판으로부터 성장된 제2 성장층이 형성되는 반도체 소자의 콘택 플러그 형성방법.
  14. 제 13 항에 있어서,
    상기 제2 성장층은 상기 열처리 공정에 의해 상기 제1 성장층에 포함되는 반도체 소자의 콘택 플러그 형성방법.
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