KR100780632B1 - 반도체 소자의 컨택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 선택적 에피택셜 성장법을 이용한 반도체 소자의 금속 플러그 형성시 기판의 손상 및 패싯의 발생을 억제할 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 양측벽에 게이트 스페이서를 구비한 복수의 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 스페이서의 양측으로 노출된 상기 기판 상에 식각 방지 절연막을 형성하는 단계와, 상기 식각 방지 절연막을 포함한 상기 게이트 전극 상부에 셀 스페이서 절연막 및 층간절연막을 순차적으로 증착하는 단계와, 컨택 플러그가 형성될 영역이 오픈되도록 상기 층간절연막을 식각하는 단계와, 노출된 상기 셀 스페이서 절연막을 식각하여 상기 게이트 스페이서의 양측벽에 셀 스페이서를 형성하는 단계와, 상기 기판의 손실이 발생되지 않도록 상기 셀 스페이서의 양측으로 노출된 상기 식각 방지 절연막을 식각하는 단계와, 상기 셀 스페이서 사이로 노출된 상기 기판 상에 에피택셜 실리콘막을 형성하는 단계와, 상기 에피택셜 실리콘막 상부 표면에 실리사이드층을 형성하는 단계와, 상기 셀 스페이서 사이의 빈 공간이 매립되도록 상기 실리사이드층 상에 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
선택적 에피택셜 성장법, 금속 플러그, 식각 방지 산화막, 습식식각.

Description

반도체 소자의 컨택 플러그 형성방법{METHOD FOR CONTACT PLUG OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 플러그 형성방법을 도시한 공정 단면도.
도 2는 도 1d에서와 같이 에피택셜 실리콘막(21)이 형성된 반도체 소자를 도시한 TEM(Transmission Electron Microscope) 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 금속 플러그 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30 : 반도체 기판 11, 31 : 소자분리막
12, 32 : 게이트 산화막 13, 33 : 폴리실리콘막
14, 34 : 하드마스크 15, 35 : 게이트 전극
17, 37 : 게이트 스페이서 18, 39 : 셀 스페이서 질화막
19, 40 : 층간절연막 18a, 39a : 질화막 스페이서
38 : 식각 방지 산화막 20 : 이온주입공정
21, 41 : 에피택셜 실리콘막 22, 42 : 실리사이드층
23, 43 : 금속 플러그
본 발명은 반도체 소자 기술에 관한 것으로, 특히 자기정렬(Self Aligned) 방식 중 선택적 에피택셜 성장법(SEG)을 이용한 반도체 소자의 금속 플러그 형성방법에 관한 것이다.
디램(DRAM) 반도체 소자의 고집적화로 인해 수반되는 셀 컨택 저항의 증가를 해결하기 위해 최근에는 기존의 폴리실리콘 플러그 대신 SPE(Solid Phase Epitaxy) 또는 SEG(Selective Epitaxial Growth)에 의한 에피택셜 실리콘 플러그를 사용하거나 텅스텐(W) 등의 금속 플러그를 사용하고자 하는 시도가 계속되고 있다.
특히, SPE에 의한 에피택셜 실리콘 플러그를 사용하는 경우에는 기존의 폴리실리콘 플러그 제조방법과 큰 차이 없이 폴리실리콘 플러그에 대비하여 약 20% 이상의 컨택 저항 감소효과를 얻을 수 있다. 이는, 에피택셜 실리콘 플러그 형성시 컨택 계면의 자연 산화막의 재흡착을 억제하는 공정의 조절 및 저온 열공정에 의한 재결정화의 조절을 통해 얻을 수 있는 효과이다.
한편, 금속 플러그를 이용하는 경우에는 금속 물질 자체의 비저항이 실리콘보다 현저히 작으므로 에피택셜 실리콘 플러그에 비해 수십 퍼센트의 저항 감소 효 과를 얻을 수 있으며, 캐패시터의 하부전극을 연결하는 스토리지노드 컨택 플러그까지도 동일한 금속으로 사용함에 따라 낮은 저항에 의한 리프레쉬(refresh) 특성의 향상이 가능하다.
그러나, 금속 플러그 적용시에는 금속 플러그 형성 과정에서 플러그용 금속 물질과 실리콘 간에 오믹 컨택(ohmic contact)층이 형성되지 않으면 실리콘과 금속 간 일함수(work function)의 차이에 의한 높은 장벽 전위에 의해 오히려 컨택 저항이 증가하는 문제가 있다. 따라서, 이러한 문제를 해결하기 위해서는 실리콘을 고농도로 도핑(doping)시키거나 금속 플러그 물질을 매립시키기 전에 티타늄 실리사이드(TiSi2), 니켈 실리사이드(NiSi2) 및 코발트 실리사이드(CoSi2) 등과 같은 실리사이드를 형성시킴으로써 오믹 컨택층을 형성시켜야 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 플러그 형성방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(11)이 형성된 기판(10) 상에 복수의 게이트 전극(15)을 형성한 후, 게이트 전극(15)의 양측벽에는 각각 절연막으로 이루어진 게이트 스페이서(17)를 형성한다. 이때, 게이트 전극(15)은 게이트 산화막(12)/폴리실리콘막(13)/하드마스크(14)의 적층 구조로 형성하고, 게이트 스페이서(17)는 산화막과 질화막의 적층구조로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 게이트 스페이서(17)를 포함한 기판(10) 상부 전면의 단차를 따라 셀 스페이서 질화막(18, 이하 질화막이라 함)을 증착한 다. 그런 다음, 질화막(18) 상에 층간절연막(ILD : Inter Layer Dilectric, 19)을 증착한다. 이때, 층간절연막(19)은 BPSG(Boron Phosphorus Silicate Glass)막 또는 SOG(Spin On Glass)막으로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 노광 및 식각공정을 통해 별도의 셀 컨택 영역을 정의하기 위한 감광막 패턴(미도시)을 형성한 후, 이를 마스크(mask)로 이용한 식각공정을 실시하여 감광막 패턴에 의해 노출된 층간절연막(19)을 식각한다. 이로써, 셀 컨택 영역의 질화막(18)이 노출된다.
이어서, 자기정렬 컨택 방식을 이용한 건식식각공정을 실시하여 10~20㎚ 정도의 기판(10) 손실(loss, 'L' 부위 참조)이 발생하도록 질화막(18)을 식각하여 게이트 스페이서(17)의 양측벽에 셀 스페이서로 질화막 스페이서(18a)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 선택적 에피택셜 성장(SEG)공정을 실시하여 실리콘(Si)이 노출된 기판(10) 상에 에피택셜 실리콘막(21)을 형성한다. 통상, 실리사이드 공정은 Ti, Ni 및 Co와 같은 금속을 증착한 후 열처리에 의해 금속과 실리콘을 반응시킴으로써 실리사이드를 형성하는데, 이 반응시 증착된 금속 두께의 2~3배 이상이 하부 실리콘과 반응하므로 직접 접합영역(junction)이 형성되는 기판(10) 상에 실리사이드를 형성할 경우에는, 접합 누설전류(leakage current)가 증가하며 고집적화를 위한 얕은 접합(shallow junction) 형성도 어렵게 되기 때문에 선택적 에피택셜 성장공정을 통해 에피택셜 실리콘막(21)을 형성함으로써 접합영역을 보호하게 된다.
이어서, 이온주입공정(20)을 실시하여 에피택셜 실리콘막(21)의 도핑 농도를 증가시킨다. 이때, 별도의 이온주입공정(20)을 실시하여 에피택셜 실리콘막(21)의 도핑 농도를 증가시키는 이유는 오믹 컨택층의 형성을 위해서는 에피택셜 실리콘막(21)의 도핑 농도를 증가시켜야 하는데 실리콘막 증착시 인시튜(in-situ)로 도핑하는데에는 한계가 있기 때문이다.
이어서, 도 1e에 도시된 바와 같이, 실리사이드 공정 및 금속 플러그 형성공정을 진행하여 에피택셜 실리콘막(21)의 상부 표면에 실리사이드층(22)을 형성시키고, 게이트 전극(15) 사이의 빈 공간을 매립시키는 금속 플러그(23)를 형성한다.
도 2는 도 1d에서와 같이 에피택셜 실리콘막(21)이 형성된 반도체 소자를 도시한 TEM(Transmission Electron Microscope) 사진이다.
그러나, 이와 같은 종래기술에 따르면 셀 스페이서 질화막을 식각하기 위한 식각공정시 기판의 손실이 불가피하여 이에 따라 금속 플러그 적용을 위한 선택적 에피택셜 성장법을 이용한 에피택셜 실리콘 증착시 쌍정(twin), 적층결함(stacking fault) 및 패싯(facet) 등이 발생하는 문제가 있다. 특히, 금속 플러그 형성을 위한 선택적 에피택셜 성장공정에서 패싯의 발생은 후속 이온주입시 두께가 낮은 게이트와의 경계에서 이온 주입 깊이를 증가시켜 문턱전압(Vth) 특성 및 브레이크다운전압(breakdown voltage) 특성과 같은 트랜지스터의 특성을 열화시키며 후속 실리사이드 공정에서도 금속과 실리콘의 반응시 특정 부위에서의 실리콘 소모 차이에 의해 접합영역에까지 영향을 주어 누설전류를 증가시키게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 선택적 에피택셜 성장법을 이용한 반도체 소자의 금속 플러그 형성시 기판의 손상 및 패싯의 발생을 억제할 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 양측벽에 게이트 스페이서를 구비한 복수의 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 스페이서의 양측으로 노출된 상기 기판 상에 식각 방지 절연막을 형성하는 단계와, 상기 식각 방지 절연막을 포함한 상기 게이트 전극 상부에 셀 스페이서 절연막 및 층간절연막을 순차적으로 증착하는 단계와, 컨택 플러그가 형성될 영역이 오픈되도록 상기 층간절연막을 식각하는 단계와, 노출된 상기 셀 스페이서 절연막을 식각하여 상기 게이트 스페이서의 양측벽에 셀 스페이서를 형성하는 단계와, 상기 기판의 손실이 발생되지 않도록 상기 셀 스페이서의 양측으로 노출된 상기 식각 방지 절연막을 식각하는 단계와, 상기 셀 스페이서 사이로 노출된 상기 기판 상에 에피택셜 실리콘막을 형성하는 단계와, 상기 에피택셜 실리콘막 상부 표면에 실리사이드층을 형성하는 단계와, 상기 셀 스페이서 사이의 빈 공간이 매립되도록 상기 실리사이드층 상에 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
본 발명에 있어서, 상기 식각 방지 절연막을 식각하는 단계는 습식식각공정 을 실시하여 이루어진다. 바람직하게, 상기 습식식각공정은 BOE 또는 불화수소 희석 용액을 이용한다.
본 발명에 있어서, 상기 셀 스페이서를 형성하는 단계는 건식식각공정을 실시하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 금속 플러그 형성방법을 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 적용하여 소자분리막(31)이 형성된 기판(30) 상에 복수의 게이트 전극(35)을 형성한다. 이때, 게이트 전극(35)은 게이트 산화막(32)/폴리실리콘막(33)/하드마스크(34)의 적층 구조로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 게이트 전극(35)의 양측벽에 절연막으로 이루어진 게이트 스페이서(37)를 형성한다. 예컨대, 게이트 전극(35)을 포함한 기판(30) 상부의 단차를 따라 산화막 및 질화막을 순차적으로 증착한 후, 스페이서 식각공정을 실시하여 게이트 전극(35)의 양측벽에 게이트 스페이서(37)를 형성한다.
이어서, 게이트 스페이서(37)를 마스크로 이용한 소스/드레인 이온주입공정을 실시하여 게이트 스페이서(37) 사이로 노출된 기판(30) 내에 접합영역으로 소스/드레인(미도시)을 형성한다.
이어서, 게이트 스페이서(37)로 인해 노출된 기판(30) 및 소자분리막(31) 상에 식각 방지 산화막(38)을 형성한다. 이러한 식각 방지 산화막(38)은 별도의 산화공정 또는 증착공정을 실시하여 산화막을 형성하거나, 게이트 스페이서(37) 형성을 위한 스페이서 식각공정시 질화막 하부의 산화막을 일정 두께 잔류시킴으로써 형성한다. 이때, 별도의 산화공정 또는 증착공정을 실시하는 경우에는 바람직하게, 열산화공정, LPCVD(Low Pressure Chemical Vapor Deposition) 및 PECVD(Plsma Enhanced CVD) 중 어느 하나의 방식을 이용한다.
이어서, 도 3c에 도시된 바와 같이, 게이트 스페이서(37)및 식각 방지 산화막(38) 상부의 단차를 따라 셀 스페이서 질화막(39, 이하 질화막이라 함)을 증착한다. 그런 다음, 질화막(39) 상에 층간절연막(40)을 증착한다. 이때, 층간절연막(40)은 BPSG막 또는 SOG막으로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 노광 및 식각공정을 통해 별도의 셀 컨 택 영역을 정의하기 위한 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 이용한 식각공정을 실시하여 감광막 패턴에 의해 노출된 층간절연막(40)을 식각한다. 이로써, 셀 컨택 영역의 질화막(39, 도 3c 참조)이 노출된다.
이어서, 산화막에 비해 질화막이 높은 식각 선택비를 갖는 자기정렬 컨택 방식을 이용한 건식식각공정을 실시하여 질화막(39)을 식각한다. 이로써, 게이트 스페이서(37)의 양측으로 노출된 식각 방지 산화막(38) 상에 셀 스페이서로 질화막 스페이서(39a)가 형성된다. 이때, 게이트 전극(35) 사이의 기판(30)은 식각 방지 산화막(38)에 의해 보호되므로 질화막 스페이서(39a) 형성을 위한 건식식각공정시에도 기판 손실이 발생하지 않는다.
이어서, 도 3e에 도시된 바와 같이, 습식식각공정을 실시하여 질화막 스페이서(39a)의 양측으로 노출된 영역의 식각 방지 산화막(38)을 식각한다. 이때, 습식식각공정은 BOE(Buffered Oxide Etchant) 또는 불화수소(HF) 희석 용액을 이용하여 실시한다.
이렇듯, 본 발명의 실시예에서는 식각 방지 산화막(38)의 식각시 습식식각공정을 이용함으로써, 기판(30) 손실을 방지하면서 금속 플러그가 형성될 영역을 개방(open)시키므로 최초의 기판 결정 방향을 그대로 유지할 수 있다. 따라서, 패싯(facet) 발생을 억제할 수 있다.
특히, 이러한 습식식각공정을 진행하기 전에는 질화막 스페이서(39a) 형성을 위해 진행되는 건식식각공정시 발생되는 폴리머(Polymer)에 의해 식각 방지 산화막(38)의 식각이 방해되는 것을 방지하기 위하여 폴리머 제거를 위한 황산과수용액 (SPM) 또는 암모니아 수용액(APM)을 이용한 식각공정을 먼저 실시할 수 있다. 이를 통해, 본 발명의 실시예에서는 플라즈마 건식식각에 의한 컨택 표면의 손상(damage) 및 폴리머 흡착을 방지함으로써 컨택 표면을 깨끗하게 유지할 수 있다. 따라서, 후속 선택적 에피택셜 성장공정의 선택비 및 증착의 안정성을 유지하고 결함을 감소시킬 수 있다.
이어서, 도 3f에 도시된 바와 같이, 선택적 에피택셜 성장법(SEG)을 이용한 증착공정을 실시하여 실리콘(Si)이 노출된 질화막 스페이서(39a) 사이의 기판(30) 상에 에피택셜 실리콘막(41)을 형성한다. 이때, 증착공정은 LPCVD, VLPCVD(Very LPCVD), PECVD, UHVCVD(UltraHigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 및 APCVD(Atmosphere Pressure CVD) 중 어느 하나의 방식을 이용하여 실시한다.
특히, 이러한 증착공정은 실리콘막 또는 실리콘 게르마늄(germanium)막을 증착하되, 실리콘막 또는 실리콘 게르마늄막 증착시 인시튜로 불순물을 도핑시키거나 불순물을 도핑시키지 않은 상태로 형성시킬 수 있다.
이어서, 오믹 컨택층 형성을 위해 별도의 이온주입공정을 실시하여 에피택셜 실리콘막(41)의 도핑 농도를 증가시킨다. 이때, 이온주입공정은 인(P) 또는 비소(As)를 1E15 atoms/㎠ 이상의 높은 도즈량으로 주입하되, 미리 형성된 소스/드레인에 영향을 주지 않도록 10KeV 이하의 낮은 에너지로 인 또는 비소를 주입한다.
그런 다음, 실리사이드 공정을 실시하여 에피택셜 실리콘막(41)의 상부 표면에 실리사이드층(42)을 형성시킨다, 예컨대, 실리사이드 공정은 먼저 에피택셜 실리콘막(41)을 포함한 전체 구조 상에 티타늄(Ti), 니켈(Ni) 및 코발트(Co) 중 어느 하나의 금속 물질을 증착한 후 열처리를 실시하여 에피택셜 실리콘막(41) 내에 주입된 이온의 활성화(activation)를 촉진시키면서 실리사이드층(42)을 형성한다. 특히, 이러한 실리사이드 공정시에는 금속물질을 증착한 후, 대기중의 반응을 막기 위해 베리어 금속(barrier metal)을 증착한 다음 열처리를 실시한다.
이어서, 금속 플러그 형성공정을 진행하여 게이트 전극(45) 사이의 빈 공간을 매립시키는 금속 플러그(43)를 형성한다. 예컨대, 게이트 전극(45) 사이의 빈 공간이 매립되도록 실리사이드층(42) 상에 낮은 저항의 금속 물질을 증착한 후, 에치백(etchback) 또는 CMP 공정을 실시하여 금속 플러그(43)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 양측벽에 스페이서를 구비한 게이트 전극의 양측으로 노출된 기판 상에 식각 방지 산화막을 형성한 후 셀 스페이서 형성을 위한 건식식각공정을 진행함으로써 건식식각공정시 기판 손상을 방지할 수 있고, 후속으로 습식식각공정을 통해 식각 방지 산화막을 완전히 제거함으로써 기판 손상을 방지하면서 컨택 플러그가 형성될 영역을 오픈시킬 수 있다. 따라서, 패싯 및 결함 발생을 억제하여 누설전류를 억제하는 등의 반도체 소자의 특성 개선 효과를 얻을 수 있다.

Claims (16)

  1. 삭제
  2. 양측벽에 게이트 스페이서를 구비한 복수의 게이트 전극이 형성된 기판을 제공하는 단계;
    상기 게이트 스페이서의 양측으로 노출된 상기 기판 상에 식각 방지막을 형성하는 단계;
    상기 식각 방지막을 포함한 상기 기판 상부의 단차를 따라 상기 식각 방지막과 식각 선택비를 갖는 셀 스페이서 절연막을 증착하는 단계;
    상기 게이트 전극 사이에 매립되도록 상기 셀 스페이서 절연막 상에 층간절연막을 증착하는 단계;
    컨택 플러그가 형성될 영역이 오픈되도록 상기 층간절연막을 식각하여 상기 셀 스페이서 절연막을 노출시키는 단계;
    상기 식각 방지막을 식각 장벽층으로 이용한 식각공정을 통해 노출된 상기 셀 스페이서 절연막을 식각하여 상기 게이트 스페이서의 양측벽에 셀 스페이서를 형성하는 단계;
    상기 셀 스페이서의 양측으로 노출된 상기 식각 방지막을 습식식각공정을 통해 식각하는 단계;
    상기 셀 스페이서 사이로 노출된 상기 기판 상에 에피택셜 실리콘막을 형성하는 단계;
    상기 에피택셜 실리콘막 상부 표면에 실리사이드층을 형성하는 단계; 및
    상기 셀 스페이서 사이의 빈 공간이 매립되도록 상기 실리사이드층 상에 컨택 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 습식식각공정은 BOE 또는 불화수소 희석 용액을 이용하는 반도체 소자의 컨택 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 셀 스페이서를 형성하는 단계는 건식식각공정을 실시하여 이루어지는 반도체 소자의 컨택 플러그 형성방법.
  5. 제 4 항에 있어서,
    상기 습식식각공정을 실시하기 전,
    상기 셀 스페이서 형성을 위한 건식식각공정시 발생되는 폴리머에 의해 상기 식각 방지막의 식각이 방해되는 것을 방지하기 위하여 황산과수용액 또는 암모니아수용액을 이용한 식각공정을 실시하는 단계를 더 포함하는 반도체 소자의 컨택 플러그 형성방법.
  6. 제 5 항에 있어서,
    상기 식각 방지막을 형성하는 단계는,
    상기 게이트 스페이서 형성시 상기 게이트 스페이서 물질을 일정 두께 잔류시켜 형성하는 반도체 소자의 컨택 플러그 형성방법.
  7. 제 5 항에 있어서,
    상기 식각 방지막을 형성하는 단계는,
    열산화공정 또는 증착공정을 실시하여 이루어지는 반도체 소자의 컨택 플러그 형성방법.
  8. 제 7 항에 있어서,
    상기 증착공정은 LPCVD 또는 PECVD 방식으로 실시하는 반도체 소자의 컨택 플러그 형성방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 에피택셜 실리콘막을 형성하는 단계는,
    선택적 에피택셜 성장법을 이용한 증착공정으로 이루어지는 반도체 소자의 컨택 플러그 형성방법.
  10. 제 9 항에 있어서,
    상기 증착공정은 LPCVD, VLPCVD, PECVD, UHVCVD, RTCVD 및 APCVD 중 어느 하나의 방식으로 실시하는 반도체 소자의 컨택 플러그 형성방법.
  11. 제 10 항에 있어서,
    상기 에피택셜 실리콘막은 불순물이 도핑되거나 도핑되지 않은 실리콘막 또는 실리콘 게르마늄막으로 형성하는 반도체 소자의 컨택 플러그 형성방법.
  12. 제 11 항에 있어서,
    상기 에피택셜 실리콘막을 형성한 후,
    오믹 컨택층 형성을 위해 별도의 이온주입공정을 실시하는 단계를 더 포함하 는 반도체 소자의 컨택 플러그 형성방법.
  13. 제 12 항에 있어서,
    상기 이온주입공정은 1~10KeV의 에너지로 인 또는 비소를 적어도 1E15 atoms/㎠의 도즈량만큼 주입하는 반도체 소자의 컨택 플러그 형성방법.
  14. 제 9 항에 있어서,
    상기 실리사이드층을 형성하는 단계는,
    티타늄, 니켈 및 코발트 중 어느 하나의 금속물질을 증착하는 단계; 및
    열처리를 실시하는 단계
    를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  15. 제 9 항에 있어서,
    상기 컨택 플러그를 형성하는 단계는,
    상기 셀 스페이서 사이의 빈 공간이 매립되도록 상기 실리사이드층 상에 금속 물질을 증착하는 단계; 및
    에치백 또는 CMP 공정을 실시하여 상기 금속 물질을 평탄화하는 단계
    를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  16. 제 15 항에 있어서,
    상기 금속 물질은 티타늄, 니켈 및 코발트 중 어느 하나로 형성하는 반도체 소자의 컨택 플러그 형성방법.
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