KR20090045524A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090045524A
KR20090045524A KR1020070111388A KR20070111388A KR20090045524A KR 20090045524 A KR20090045524 A KR 20090045524A KR 1020070111388 A KR1020070111388 A KR 1020070111388A KR 20070111388 A KR20070111388 A KR 20070111388A KR 20090045524 A KR20090045524 A KR 20090045524A
Authority
KR
South Korea
Prior art keywords
gate
semiconductor device
substrate
layer
film
Prior art date
Application number
KR1020070111388A
Other languages
English (en)
Inventor
안태항
이영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111388A priority Critical patent/KR20090045524A/ko
Publication of KR20090045524A publication Critical patent/KR20090045524A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 스페이서 식각시 기판의 과도한 손실에 의해 SAC 페일이 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴의 측벽 및 상기 기판 상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 전면에 절연막을 형성하는 단계; 상기 게이트재산화막이 노출되는 타겟으로 상기 절연막을 식각하여 상기 게이트패턴의 측벽에 스페이서를 형성하는 단계; 상기 게이트패턴 사이의 상기 게이트재산화막을 제거하여 상기 기판을 노출시키는 단계; 상기 노출된 기판 상에 에피택셜층을 형성하는 단계를 포함하는 반도체 소자의 제조방법를 포함하여, 기판의 손실을 최소화 시킴으로써 게이트트와 콘택간의 SAC 페일을 방지할 수 있는 효과가 있다.
선택적 에피택셜 성장, 에피택셜, 게이트재산화막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 제조방법에 관한 것이다.
반도체 소자의 디자인룰이 더욱 감소함에 따라 단채널효과(SCE;Short Channel Effect)가 더욱 크게 나타나게 되고 결국, 소자의 문턱전압(Threshold Voltage)이 급격히 감소하는 등 전체적으로 소자특성이 열화되는 문제점이 있다.
단채널 효과를 감소시키기 위해 에피택셜 공정을 이용한 엘리베이티트된 소스/드레인(Elevated Source/Drain, 이하 ESD라고 한다) 구조의 트랜지스터가 적용되고 있다.
ESD란, 에피택셜실리콘층을 셀 및 주변영역의 기판 상에 일정 두께로 성장시킨 후, 이온주입(Ion Implantation) 공정을 이용하여 셀영역의 접합 및 주변영역의 소스/드레인영역을 에피탤셜실리콘층에 형성시킴으로써 단채널 효과의 영향을 크게 감소시킴과 동시에 얕은 접합(Shallow Junction)효과도 얻을 수 있다.
한편, 반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1은 리세스채널 및 ESD를 갖는 게이트패턴을 나타내는 단면도이다.
도 1에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성하고, 기판(11)을 선택적으로 일정깊이 식각하여 리세스패턴(13)을 형성한다. 이어서, 리세스패턴(13)을 포함하는 전체 구조 상에 게이트절연막(도시생략)을 형성하고, 게이트절연막 상에 리세스패턴(13)에 일부 매립되고 나머지는 기판 상부로 돌출되는 게이트패턴(14)을 형성한다. 게이트패턴(14)은 폴리실리콘전극(14A), 텅스텐전극(14B)과 게이트하드마스크(14C)의 적층구조일 수 있다.
그리고, 게이트패턴(14) 형성 후, 게이트 재산화(Gate Reoxidation)를 실시하고, 게이트패턴(14)을 포함하는 전면에 스페이서질화막을 형성한 후 기판(11)이 노출되는 타겟으로 식각하여 게이트패턴(14)의 측벽에 게이트스페이서(15)를 형성한다.
그리고, 게이트패턴(14) 사이의 노출된 기판(11)에 전처리를 실시한 후 선택적에피택셜성장(Selective Epitaxial Growth)으로 에피택셜실리콘층(16)을 형성한다.
위와 같이, 종래 기술은 채널길이 증가를 위해 리세스패턴(14)을 적용하고, 동시에 얕은 접합(Shallow Junction)을 형성하고 단채널효과(Short Channel Effect)의 영향을 감소시키기 위해 에피택셜실리콘층(16)을 적용하고 있다.
그러나, 종래 기술은 게이트 재산화시 형성되는 게이트 산화막의 두께가 너무 얇게 형성되는 경우, 게이트스페이서(15)의 식각공정에서 기판(11)을 노출시키기 위해 과도식각을 진행하면서 기판(11)이 과도하게 손실(loss)되는 문제가 있다. 또한, 기판(11)이 과도하게 손실되는 경우, 리세스패턴(14)과 에피택셜실리콘층(16) 사이(100)에 SAC(Self Align Contact) 페일(Fail)이 일어나는 문제가 있다. 혹은, 에피택셜실리콘층(16)에 도핑된 불순물이 후속 열공정시 채널쪽으로 확산되어 페일이 일어날 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스페이서 식각시 기판의 과도한 손실에 의해 SAC 페일이 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴의 측벽 및 상기 기판 상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 전면에 절연막을 형성하는 단계; 상기 게이트재산화막이 노출되는 타겟으로 상기 절연막을 식각하여 상기 게이트패턴의 측벽에 스페이서를 형성하는 단계; 상기 게이트패턴 사이의 상기 게이트재산화막을 제거하여 상기 기판을 노출시키는 단계; 상기 노출된 기판 상에 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 기판의 손실을 최소화 시킴으로써 게이트트와 콘택간의 SAC 페일을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 활성영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 기판(21)을 선택적으로 일정깊이 식각하여 리세스패턴(23)을 형성한다. 리세스패턴(23)은 기판(21) 상에 리세스 예정지역을 오픈시키는 감광막패턴 또는 하드마스크패턴을 형성한 후, 기판(21)을 식각하여 형성할 수 있다. 리세스패턴(23)은 게이트의 채널길이(Channel Length)를 증가시켜서 리프레시(Refresh)특성을 개선하기 위한 것으로, 본 실시예는 'Ｕ'자형으로 형성하였으나, 이 외에 벌브형 또는 다각형 등으로 형성할 수 있다.
이어서, 리세스패턴(23)을 포함하는 전체 구조 상에 게이트절연막(24)을 형성한다. 게이트절연막(24)은 산화막으로 형성할 수 있고, 산화막은 열산화막 또는 플라즈마산화막일 수 있다.
이어서, 게이트절연막(24) 상에 리세스패턴(23)에 일부 매립되고 나머지는 기판(21) 상부로 돌출되는 게이트패턴(25)을 형성한다. 게이트패턴(25)은 제1전극(25A), 제2전극(25B) 및 게이트하드마스크(25C)의 적층구조일 수 있다. 또한, 제 1전극(25A)은 폴리실리콘일 수 있고, 제2전극(25B)은 텅스텐 또는 텅스텐실리사이드일 수 있으며, 게이트하드마스크(25C)는 질화막일 수 있다. 특히, 게이트패턴(25)을 형성하기 위한 패터닝시 게이트절연막(24)이 손실될 수 있다.
이어서, 게이트패턴(25)의 측벽 및 기판(21) 상에 게이트재산화막(26, Gate Reoxide)을 형성한다. 게이트재산화막(26)은 게이트패턴(25) 형성을 위한 패터닝시 손실되는 게이트절연막(24)을 보상해주면서 동시에 식각 데미지(Etch Damage)를 완화시켜주기 위한 것으로, 게이트 재산화(Gate Reoxidation) 또는 선택적 산화(Selective Oxidation)로 실시할 수 있다. 이때, 제2전극(25B)이 텅스텐인 경우 선택적 산화를 실시하고, 텅스텐실리사이드인 경우 게이트 재산화를 실시할 수 있다.
게이트재산화막(26)은 후속 스페이서 식각시 충분히 잔류하는 두께로 형성하되 10Å∼100Å의 두께로 형성할 수 있다. 게이트재산화막(26)은 500℃∼900℃의 온도에서 건식 또는 습식으로 형성할 수 있다. 예컨대, 게이트 재산화는 건식으로 실시하되 질소분위기에서 실시할 수 있고, 선택적 산화는 습식식으로 실시하되 H2O 또는 H2O2의 분위기에서 실시할 수 있다.
도 2b에 도시된 바와 같이, 게이트패턴(25)을 포함하는 기판(21) 전면에 절연막(27)을 형성한다. 절연막(23)은 후속 공정에서 게이트패턴(25)을 보호하기 위한 것으로, 질화막을 포함하는 단층 또는 다층으로 형성할 수 있다. 예컨대, 절연막(27)은 질화막, 산화막/질화막의 적층구조로 형성할 수 있다.
도 2c에 도시된 바와 같이, 절연막(27)을 식각하여 게이트패턴(25)의 측벽에 스페이서(27A)를 형성한다. 절연막(27)을 게이트패턴(25)의 측벽에 잔류시키기 위한 식각은 건식식각으로 실시할 수 있고, 건식식각은 에치백(Etch Back)일 수 있으며, 에치백은 게이트재산화막(26)이 오픈되는 타겟으로 진행할 수 있다.
즉, 스페이서(27A)의 식각이 완료되는 시점에서 기판(21)은 게이트재산화막(26)에 의해 노출되지 않는다. 도 2a에서 게이트재산화막(26)을 충분한 두께로 형성하여 스페이서(27A)의 식각이 완료된 후에도 게이트재산화막(26)이 잔류할 수 있다.
도 2d에 도시된 바와 같이, 기판(21) 상의 게이트재산화막(26)을 제거한다. 게이트재산화막(26)을 제거함과 동시에 전처리 공정을 진행할 수 있다.
게이트재산화막(26)의 제거 및 전처리 공정은 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있고, 습식세정은 HF계열의 용액을 사용하여 실시할 수 있다. 또한, 건식세정은 수소, 수소/질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 실시할 수 있고, 건식세정은 플라즈마 공정, 열공정 및 급속열처리공정으로 이루어진 그룹 중에서 선택된 어느 하나로 실시할 수 있다. 또한, 30℃(상온)∼900℃의 온도에서 진행할 수 있다.
위와 같이, 스페이서(27A) 식각이 완료된 후에 게이트재산화막(26)을 제거함으로써 기판(21)의 손실을 최소화할 수 있다. 또한, 전처리 공정을 진행하여 후속 에피택셜층을 형성하기 전에 식각부산물 등을 제거할 수 있다.
도 2e에 도시된 바와 같이, 전처리 후 시간지연(Time Delay) 없이 게이트패턴(25) 사이의 기판(21) 상에 에피택셜층(28)을 형성한다. 이는, 전처리 후 시간지연 없이 바로 에피택셜층(28)을 형성하면, 자연산화막 등의 불순물이 근본적으로 차단되기 때문이다.
에피택셜층(28)는 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성할 수 있다. 또한, 에피택셜층(28)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다. 또한, 에피택셜층(28)은 실리콘, 실리콘저마늄 및 저마늄으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
그리고, 에피택셜층(28)은 600℃∼900℃의 온도에서 100Å∼1000Å의 두께로 형성할 수 있고, 도핑되지 않거나, 인시튜(In-Situ)로 도핑된 에피택셜층(28)으로 형성할 수 있다.
특히, 도핑되지 않은 에피택셜층(28)을 형성하는 경우, 에피택셜층(28)의 형성이 끝난 후에 이온주입을 실시할 수 있다. 이때, 이온주입은 정션(Junction) 또는 소스/드레인 형성을 위해 실시하는 것으로, 불순물을 적어도 1.0×1018atoms/㎤∼1.0×1021atoms/㎤이하의 농도로 주입할 수 있다.
위와 같이, 게이트패턴(25) 사이의 기판(21)에 에피택셜층(28)을 형성한 후 이온주입을 실시함으로써 단채널효과(Short Channel Effect) 감소 및 얕은 접합(Shallow Junction)을 형성할 수 있다.
특히, 도 2d에서 게이트재산화막(26)을 따로 제거함으로써 기판(21)의 손실을 최소화하여 게이트패턴(25)과 에피택셜층(28) 사이의 SAC페일을 최소화할 수 있다.
도 2f에 도시된 바와 같이, 에피택셜층(28) 상에 도전물질을 매립하여 랜딩 플러그 콘택(29)을 형성한다.
랜딩 플러그 콘택(29)을 형성하기 전에 먼저, 게이트패턴(25) 사이를 채우도록 산화막을 형성하고, 게이트패턴(25)의 상부가 드러나는 타겟으로 평탄화하여 층간산화막을 형성한 후, 층간산화막을 포함하는 전체구조 상에 랜딩 플러그 콘택 영역을 오픈시키는 하드마스크패턴을 형성한다. 그리고, 하드마스크패턴을 식각배리어로 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀을 오픈시킨다. 자기정렬콘택식각은 게이트패턴(25) 사이 에피택셜층(28)이 오픈되는 타겟으로 실시할 수 있다.
이어서, 에피택셜층(28) 상에 도전물질을 매립하고 평탄화하여 랜딩 플러그 콘택(29, Landing Plug Contact)을 형성할 수 있다.
랜딩 플러그 콘택(29)을 자세히 살펴보면 먼저, 에피택셜층(28)에 습식 또는 건식세정으로 전처리를 실시한다. 이어서, 에피택셜층(28) 상에 게이트패턴(25) 사이를 채우도록 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트패턴(25)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(29)을 형성할 수 있다.
특히, 랜딩 플러그 콘택(29)으로 에피택셜층(28)과 금속물질의 적층구조를 형성하는 경우, 콘택홀을 포함하는 기판(21) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜층(28)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴(25) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(29)을 에피택셜층(28)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 리세스채널 및 ESD를 갖는 게이트패턴을 나타내는 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 소자분리막
23 : 리세스패턴 24 : 게이트절연막
25 : 게이트패턴 26 : 게이트재산화막
27A : 스페이서 28 : 에피택셜층
29 : 랜딩 플러그 콘택

Claims (13)

  1. 기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴의 측벽 및 상기 기판 상에 게이트재산화막을 형성하는 단계;
    상기 게이트재산화막을 포함하는 전면에 절연막을 형성하는 단계;
    상기 게이트재산화막이 노출되는 타겟으로 상기 절연막을 식각하여 상기 게이트패턴의 측벽에 스페이서를 형성하는 단계;
    상기 게이트패턴 사이의 상기 게이트재산화막을 제거하여 상기 기판을 노출시키는 단계; 및
    상기 노출된 기판 상에 에피택셜층을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법
  2. 제1항에 있어서,
    상기 게이트재산화막은 게이트 재산화 또는 선택적 산화공정을 통해 형성하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 게이트재산화막은 10Å∼100Å의 두께로 형성하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 게이트재산화막은 500℃∼900℃의 온도에서 형성하는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 게이트 재산화는 건식산화로 실시하고, 질소가스 분위기로 실시하는 반도체 소자의 제조방법.
  6. 제2항에 있어서,
    상기 게이트 재산화는 습식산화로 실시하고, H2O 분위기 또는 H2 및 O2의 혼합가스 분위기에서 실시하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 절연막은 질화막 또는 산화막과 질화막의 적층구조인 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 게이트재산화막은 건식세정 또는 습식세정으로 제거하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 건식세정은 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 건식세정은 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시하는 반도체 소자의 제조방법.
  11. 제8항에 있어서,
    상기 습식세정은 HF 계열 용액을 사용하여 실시하는 반도체 소자의 제조방법.
  12. 제8항에 있어서,
    상기 게이트재산화막을 제거하는 단계는,
    30℃∼900℃의 온도에서 진행하는 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 에피택셜층은 선택적 에피택셜 성장(Selective Epitaxial Growth)으로 형성하는 반도체 소자의 제조방법.
KR1020070111388A 2007-11-02 2007-11-02 반도체 소자의 제조방법 KR20090045524A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070111388A KR20090045524A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111388A KR20090045524A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090045524A true KR20090045524A (ko) 2009-05-08

Family

ID=40855613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111388A KR20090045524A (ko) 2007-11-02 2007-11-02 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090045524A (ko)

Similar Documents

Publication Publication Date Title
JP4945900B2 (ja) 絶縁ゲート電界効果トランジスタおよびその製造方法
JP5536340B2 (ja) ゲートの頂部が拡張された半導体トランジスタ
KR20000060693A (ko) 반도체 소자 및 그의 제조 방법
KR20070068736A (ko) 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
US5989965A (en) Nitride overhang structures for the silicidation of transistor electrodes with shallow junction
KR101487353B1 (ko) 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치
KR20090083671A (ko) 반도체 소자의 제조방법
JP4745187B2 (ja) 半導体装置の製造方法
KR100370128B1 (ko) 반도체 소자의 제조방법
KR20100038631A (ko) 반도체 장치 제조 방법
KR100618709B1 (ko) 반도체 소자의 게이트 형성방법
CN112951765A (zh) 半导体结构及其形成方法
JP2005026707A (ja) 半導体装置及びその製造方法
KR20090045524A (ko) 반도체 소자의 제조방법
KR100955266B1 (ko) 반도체 소자의 제조방법
JP2012230993A (ja) 半導体基板、半導体装置及びその製造方法
KR100915165B1 (ko) 반도체 소자의 제조방법
KR100933798B1 (ko) 반도체 소자 제조방법
KR100734259B1 (ko) 반도체 소자의 제조 방법
KR100780632B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR100995332B1 (ko) 반도체 소자의 제조 방법
KR100614574B1 (ko) 랜딩플러그를 구비한 반도체소자 및 그 제조 방법
KR100915164B1 (ko) 반도체 소자의 제조방법
KR20090045525A (ko) 반도체 소자의 제조방법
KR100688713B1 (ko) 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination