KR100688713B1 - 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 개시된 트랜지스터는 반도체 기판 상부에 형성된 게이트 전극과, 게이트 전극의 양측 기판 내에 형성된 소오스/드레인과, 게이트 전극의 양측 하부 측벽에 형성된 제 1 게이트 스페이서와, 게이트 전극의 표면 및 측면과 소오스/드레인의 상면에 형성된 실리사이드층과, 게이트 전극의 양측 측벽 전체에 형성된 제 2 게이트 스페이서를 포함하며, 게이트 전극의 전기 저항을 줄여 반도체 소자의 전기적 특성이 향상되며, 좁은 선폭에서 나타날 수 있는 실리사이드의 불균일 형성을 개선하고, 활성영역의 전기 저항도 줄여주므로 전기 저항의 최소화에 따라 반도체 소자의 전기적 특성이 극대화되는 이점이 있다.
트랜지스터, 게이트 스페이서, 실리사이드, 전기 저항
Description
도 1a 내지 도 1e는 종래 기술에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2hb는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
본 발명은 트랜지스터(Transistor)에 관한 것으로, 더욱 상세하게는 게이트(Gate) 전극의 표면과 측면 및 활성영역(Active area) 상면에 실리사이드(Silicide)가 형성된 트랜지스터 및 그 제조방법에 관한 것이다.
종래 기술에 따른 트랜지스터 및 그 제조방법을 도 1a 내지 도 1e의 공정 단면도를 참조하여 살펴보면 아래와 같다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(12)을 형성한다. 이후, 반도체 기판(11) 상에 산화막(13a) 및 폴리실리콘층(14a)을 순차적으로 형성한다.
도 1b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층 (14a)을 패터닝하여 게이트 전극(14)을 형성하며, 그 하부의 산화막(13a)을 패터닝하여 게이트 절연막(13)을 형성한다.
다음으로, 게이트 전극(14)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(14)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD(Lightly Doped Drain) 이온 주입층(15a)을 형성한다.
도 1c를 참조하면, 전체 상부에 절연물질인 TEOS(tetra-ethyl-orthosilicate)를 소정 두께로 증착하여 버퍼막(16)을 형성하고, 그 상부에 게이트 스페이서(Spacer)의 형성을 위해 실리콘 질화막(17a)을 형성한다.
도 1d를 참조하면, 전면 식각 공정으로 실리콘 질화막(17a)을 식각하여 게이트 전극(14)의 양측 측벽 전체에 게이트 스페이서(17)를 형성한다. 게이트 전극(14) 및 게이트 스페이서(17)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(17)의 측부에 고농도 이온주입층(15b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.
도 1e를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(14) 및 소오스/드레인(15)의 상부에 실리사이드층(19)을 형성하여 전기 저항을 낮춘다. 이로써, 트랜지스터가 제조되는 것이다.
그러나, 전술한 바와 같은 종래의 제조방법에 의한 트랜지스터는, 소오스/드레인 상부의 활성영역과 게이트 전극의 표면에만 실리사이드층이 형성되어 있으므로 게이트 전극의 전기 저항을 줄이는 데에 한계가 있다. 이에 따라 게이트 전극의 전기 저항이 높아 반도체 소자의 전기적 특성이 떨어지는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 게이트 전극의 표면과 측면 및 활성영역 상면에 실리사이드가 형성된 트랜지스터를 제공함으로써, 게이트 전극의 전기 저항을 줄여 반도체 소자의 전기적 특성이 향상되도록 하는 데 그 목적이 있다.
본 발명의 다른 목적은, 게이트 스페이서(Spacer)의 형성 전에 실리사이드를 형성하는 제조방법을 제공함으로써, 좁은 선폭에서 나타날 수 있는 실리사이드의 불균일 형성을 개선하는 데 있다.
본 발명의 또 다른 목적은, 게이트 스페이서의 하부에까지 실리사이드를 형성함으로써, 활성영역의 전기 저항을 최소화하여 반도체 소자의 전기적 특성을 극대화시키는 데 있다.
이와 같은 목적들을 실현하기 위한 본 발명의 한 관점으로서 트랜지스터는, 반도체 기판 상부에 형성된 트랜지스터로서, 반도체 기판 상부에 형성된 게이트 전극과, 게이트 전극의 양측 기판 내에 형성된 소오스/드레인과, 게이트 전극의 양측 하부 측벽에 형성된 제 1 게이트 스페이서와, 게이트 전극의 표면 및 측면과 소오스/드레인의 상면에 형성된 실리사이드층과, 게이트 전극의 양측 측벽 전체에 형성된 제 2 게이트 스페이서를 포함하되, 실리사이드층은, 제 2 게이트 스페이서의 하부까지 형성된다.
본 발명의 다른 관점으로서 트랜지스터 제조 방법은, 반도체 기판 상에 트랜지스터를 형성하는 방법으로서, 반도체 기판에 형성된 게이트 전극의 양측 기판 내 에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와, 게이트 전극의 양측 하부 측벽에 절연물질로 제 1 게이트 스페이서를 형성하는 단계와, 게이트 전극의 표면과 측면 및 LDD 이온 주입층의 상부에 실리사이드층을 형성하는 단계와, 게이트 전극의 양측 측벽 전체에 절연물질로 제 2 게이트 스페이서를 형성하는 단계와, 제 2 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 소오스/드레인을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2hb는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(102)을 형성한다. 여기서, 소자 분리막(102)은 STI(Shallow Trench Isolation) 구조로 형성한다. 이어서, 트랜지스터의 채널 타입에 따라 활성 영역에 n웰 및 p웰(도시 생략됨)을 각각 형성하고, 트랜지스터의 문턱 전압 조절을 위하여 채널 이온 주입 공정을 통해 선택적으로 p형과 n형 불순물을 주입하여 웰의 소정 깊이에 채널 이온 주입층(도시 생략됨)을 형성한다. 이러한 공정을 통해 n웰, p웰 및 채널 이온 주입층을 형성한 후 주입된 불순물을 활성화시키기 위하여 열처리를 실시한다.
이후, 반도체 기판(101) 상에 산화막(103a) 및 폴리실리콘층(104a)을 순차적으로 형성한다.
도 2b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(104a)을 패터닝하여 게이트 전극(104)을 형성하며, 그 하부의 산화막(103a)을 패터닝하여 게이트 절연막(103)을 형성한다. 여기서, 게이트 전극(104)이 형성된 반도체 기판(101) 상에 열 산화 공정을 통해 버퍼산화막(도시 생략됨)을 균일한 두께를 갖도록 형성하여 이온 주입에 의한 데미지로부터 소자를 보호할 수 있다.
다음으로, 게이트 전극(104)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(104)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층(105a)을 형성한다.
도 2c를 참조하면, 전체 상부에 실리콘 질화막(201a)을 증착하여 형성한다. 여기서, 실리콘 질화막(201a)은 TEOS 산화막 등의 절연물질로 대체할 수 있다. 즉, 질화막이나 산화막과 같이 실리사이드가 형성되지 않은 물질이면 어떠한 물질이라도 대체할 수 있는 것이다. 실리콘 질화막(201a)은 780±20℃의 온도를 유지하는 화학 기상 증착(CVD) 챔버에서 15∼200sccm의 DCS(SiH2Cl2) 가스와 150∼2000sccm의 NH3 가스를 공급하면서 200mTorr∼1Torr의 압력 하에서 증착한다.
도 2d를 참조하면, 실리콘 질화막(201a)을 전면 식각하여 게이트 전극(104)의 양측 하부 측벽에만 남겨서 제 1 게이트 스페이서(201)를 형성한다. 실리콘 질화막(201a)의 식각 공정은 반응성 이온 식각(RIE) 챔버에 200∼500W의 전력을 인가하고, 20∼30℃의 온도를 유지하면서 200∼300sccm의 O2 가스와 30∼100sccm의 CF4 가스를 이용하여 15∼50Pa의 압력 하에서 식각한다.
도 2e를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(104)의 표면과 측면 및 LDD 이온 주입층(105a)의 상부에 실리사이드층(202)을 형성하여 전기 저항을 낮춘다. 즉, 살리사이드(self-aligned silicide; salicide) 공정을 통해 소오스/드레인을 위한 LDD 이온 주입층(105a)의 상부 및 게이트 전극(104)에 실리사이드를 함께 형성한다. 이때, 실리사이드 형성 소오스는 티타늄계, 코발트계, 니켈계 중 어느 하나를 이용하는 것이 바람직하다. 예로서, 소오스/드레인 확산 영역과 게이트 전극의 저항을 낮추기 위하여 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료를 스퍼터링 후 어닐한다. 실리사이드 형성 소오스는 스퍼터링 장비에서 200∼400KW의 전력을 인가하여 10∼20분 동안에 100∼300℃의 온도를 유지하면서 50∼150sccm의 Ar 가스 분위기 하에서 증착한다.
이때, 제 1 게이트 스페이서(201) 위의 금속은 반응이 일어나지 않으므로 실리사이드층(202)의 형성 후에 습식각을 통하여 제거한다. 이와 같이 실리사이드층(202)의 형성 공정 중에 제 1 게이트 스페이서(201)는 게이트 전극(104)과 LDD 이 온 주입층(105a)과의 단락을 방지하는 것이다.
도 2fa를 참조하면, 게이트 스페이서를 완성하기 위하여 전체 상부에 절연물질인 실리콘 질화막(107a)을 증착하여 형성한다. 여기서, 실리콘 질화막(107a)은 TEOS 산화막 등의 절연물질로 대체할 수도 있으며, 더블 스페이서의 형성을 위해 실리콘 질화막과 TEOS 산화막을 적층할 수도 있다.
도 2ga를 참조하면, 도 2fa와 같이 형성된 실리콘 질화막(107a)을 전면 식각 공정으로 식각하여 게이트 전극(104)의 양측 측벽 전체에 제 2 게이트 스페이서(107)를 형성한다. 이로써, 제 1 게이트 스페이서(201)와 제 2 게이트 스페이서(107)로 이루어진 게이트 스페이서가 완성된다.
도 2ha를 참조하면, 게이트 전극(104) 및 게이트 스페이서(201, 107)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(201, 107)의 측부에 고농도 이온주입층(105b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써, LDD 이온주입층(105a) 및 고농도 이온주입층(105b)으로 이루어진 소오스/드레인(105)이 형성된다.
한편, 도 2e와 같이 실리사이드층(202)을 형성한 후에 도 2fb와 같이 전체 상부에 절연물질인 TEOS를 소정 두께로 증착하여 버퍼막(106)을 형성한 후에 게이트 스페이서를 완성하기 위하여 그 상부에 실리콘 질화막(107a)을 증착하여 형성할 수도 있다.
이후에는, 도 2gb와 같이 실리콘 질화막(107a)을 전면 식각 공정으로 식각하여 게이트 전극(104)의 측벽에 제 2 게이트 스페이서(107)를 형성하며, 도 2hb와 같이 고농도 이온 주입 공정을 통해 고농도 이온주입층(105b)을 형성하여 LDD 이온주입층(105a) 및 고농도 이온주입층(105b)으로 이루어진 소오스/드레인(105)을 형성한다.
이로써, 게이트 전극(104)의 표면과 측면 및 소오스/드레인(105)의 상면, 즉 활성영역 상면에 실리사이드가 형성되고, 소오스/드레인(105)의 상면에 형성되는 실리사이드가 제 2 게이트 스페이서(107)의 하부까지 형성되어 있는 트랜지스터가 제조된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 게이트의 표면과 측면 및 활성영역 상면에 실리사이드가 형성된 트랜지스터를 제공함으로써 게이트 전극의 전기 저항을 줄여 반도체 소자의 전기적 특성이 향상된다.
아울러, 게이트 스페이서의 형성 전에 실리사이드를 형성함으로써 좁은 선폭에서 나타날 수 있는 실리사이드의 불균일 형성을 개선하며, 게이트 스페이서의 하부에까지 실리사이드를 형성함으로써 활성영역의 전기 저항도 줄여주므로 전기 저항의 최소화에 따라 반도체 소자의 전기적 특성이 극대화된다.
또한, 게이트 스페이서를 형성을 위한 식각 공정에서 과도 식각이 발생하더라도 실리사이드가 장벽(Barrier) 역할을 함으로써 기판 표면의 데미지(Damage)가 없어서 벌크(Bulk)로의 누설 전류를 줄여주며, 얕은 접합(Shallow Junction)이 가능하게 되어 단채널 특성이 향상되는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 형성된 트랜지스터로서,상기 반도체 기판 상부에 형성된 게이트 전극과,상기 게이트 전극의 양측 기판 내에 형성된 소오스/드레인과,상기 게이트 전극의 양측 하부 측벽에 형성된 제 1 게이트 스페이서와,상기 게이트 전극의 표면 및 측면과 상기 소오스/드레인의 상면에 형성된 실리사이드층과,상기 게이트 전극의 양측 측벽 전체에 형성된 제 2 게이트 스페이서를 포함하되,상기 실리사이드층은, 상기 제 2 게이트 스페이서의 하부까지 형성된트랜지스터.
- 제 1 항에 있어서,상기 트랜지스터는, 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서와의 사이에 형성된 버퍼막을 더 포함하는 트랜지스터.
- 삭제
- 반도체 기판 상에 트랜지스터를 형성하는 방법으로서,상기 반도체 기판에 형성된 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와,상기 게이트 전극의 양측 하부 측벽에 절연물질로 제 1 게이트 스페이서를 형성하는 단계와,상기 게이트 전극의 표면과 측면 및 상기 LDD 이온 주입층의 상부에 실리사이드층을 형성하는 단계와,상기 게이트 전극의 양측 측벽 전체에 절연물질로 제 2 게이트 스페이서를 형성하는 단계와,상기 제 2 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 상기 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 상기 소오스/드레인을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 제조방법은, 상기 실리사이드층의 형성 후에 상기 게이트 전극의 측벽과 상기 제 2 게이트 스페이서와의 사이에 버퍼막을 추가로 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 제 1 게이트 스페이서는, 산화막과 질화막 중 어느 하나로 형성된 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 제 2 게이트 스페이서는, 산화막과 질화막 중 어느 하나, 또는 상기 산화막과 질화막이 적층으로 형성된 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 실리사이드층의 형성을 위한 소오스는, 티타늄계, 코발트계, 니켈계 중 어느 하나를 이용하는 것을 특징으로 하는 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050090274A KR100688713B1 (ko) | 2005-09-28 | 2005-09-28 | 트랜지스터 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050090274A KR100688713B1 (ko) | 2005-09-28 | 2005-09-28 | 트랜지스터 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR100688713B1 true KR100688713B1 (ko) | 2007-03-02 |
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ID=38102221
Family Applications (1)
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| KR1020050090274A KR100688713B1 (ko) | 2005-09-28 | 2005-09-28 | 트랜지스터 및 그 제조방법 |
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2005
- 2005-09-28 KR KR1020050090274A patent/KR100688713B1/ko not_active IP Right Cessation
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