JPWO2008139815A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

素子分離領域上の余剰のメタル膜が、ソース・ドレイン拡散層領域端のシリサイド反応に寄与することを防止し、均一な膜厚のシリサイド膜を形成する。少なくとも表面にシリコン層を有する基板１に素子分離領域３を形成し、前記素子分離領域３に第一の絶縁体を埋め込む工程と、上記第一の絶縁体の上面の高さを上記基板１の上面の高さよりも低くせしめ、上記素子分離領域３の側壁に側壁膜１０を形成する工程と、上記基板１上にメタル膜１１を堆積した後、熱処理によりシリサイド化する工程とを順次為す。

Description

本発明は半導体装置及びその製造方法に関し、特に均一な膜厚のシリサイド膜を形成する技術に関する。
近年、半導体装置の微細化に伴い、薄く均一な薄膜を形成する技術が必要とされるようになってきている。例えばMISFETを例にとれば、短チャネル効果の抑制のためにソース・ドレイン拡散層領域を浅くするとともに、ソース・ドレイン拡散層領域の内部に低抵抗なシリサイド膜を、薄く均一な膜厚で形成する必要がある。なぜならば、短チャネル効果の抑制には、ソース・ドレイン拡散層領域の拡散層を浅くし、ゲート電極下部のドレイン領域からソース領域に延びる空乏層の広がりを抑える必要があるからである。
ＭＩＳＦＥＴの製造においては、シリサイド膜の元となるメタル膜は、シリコンとは容易に反応するが、シリコン酸化膜やシリコン窒化膜とは反応しにくい物が選択される。これにより、メタルをウエハ全面に堆積し、シリサイド形成の熱処理を行っても、シリコンが表面に露出した素子領域のみに選択的にシリサイド膜が形成される一方で、シリコン酸化膜で覆われた素子分離領域はシリサイド膜が形成されない。素子分離領域上に堆積したメタル膜は、熱処理後も残っているため、シリサイド膜形成後に酸洗浄等で除去することで、素子間の絶縁性を保つことができる。
シリサイド膜は熱処理の温度が高いほど安定に形成することができる。低温では、一部の領域で未反応な部分が残るという問題が発生する場合がある。ただし、温度を高めすぎると、シリサイドの結晶相が転移するため、転移を起こさない温度範囲で、できるだけ高温にすることが望ましい。しかしながら、温度を高めるほど、シリサイド反応が促進するため、シリサイド膜が厚くなり、ソース・ドレイン接合を超えてしまう危険性が高まる。一方、シリサイド膜の厚さの最大値は、反応に寄与するメタルの最大量で決まる。つまり、堆積したメタル膜の厚さで決まるといえる。したがって、高温の熱処理であっても、メタル膜を薄くすることで、薄いシリサイド膜を形成することが可能である。この方法は薄いシリサイド膜を形成する上で、一般的に用いられている方法であるが、膜厚の均一性に関しては課題が残されている。
一般にシリサイド反応速度は、シリコン基板の結晶方位に依存することが知られている。たとえば、ニッケルシリサイドでは、（１００）表面に比べ （１１１）表面に対し成長速度が遅い。このため、（１００）表面のシリコン基板にニッケルシリサイドを形成すると、（１１１）方向にスパイク状の突起が形成され、膜厚が不均一になることがある。スパイク状の突起が形成されると、ＭＩＳＦＥＴにおいて、ソース・ドレイン接合を突き抜け接合リークが増大する問題が発生する。また、接合を突き抜けるまで到らずとも、スパイク形状の先端部で電界集中が発生し、ソース・ドレイン領域の接合リーク電流が増加する問題が発生する。
以上のような膜厚の均一性の問題を解決するため、非特許文献１ではメタル膜のスパッタの際、アルゴンと窒素のプラズマ中でシリコン基板を窒化しながらメタルをスパッタする方法が報告されている。この方法によると、シリサイドを形成する熱処理工程で、シリサイド膜とシリコン基板の界面に窒素が偏析することで、ひずみの効果でスパイク形状のような不均一性が発生しにくくなることが報告されている。
また、非特許文献２に記載されているように、半導体基板表面をGeやArイオンをイオン注入し非結晶化することで、反応時に発生するストレスを緩和し、均一性が向上するとの報告がなされている。
また、特許文献１にはソース・ドレイン領域に接する素子分離領域上の絶縁膜の表面高さを、ソース・ドレイン領域を形成する半導体基板の表面高さよりも低くし、素子分離領域上の絶縁膜上の一部にストッパ部を設けて、ソース・ドレイン領域上に形成するエピタキシャルシリコン膜を所定の方向に成長させる発明が記載されている。
Ｔ． Ｏｈｇｕｒｏ ｅｔ ａｌ.， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（１９９５） Ｌ．Ｐ．Ｒｅｎ ｅｔ ａｌ., ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｅｃｅ(１９９９) 特開２００５−１７５２９９号公報
以下に本発明の観点から、従来技術に関する考察を加える。非特許文献１、２に記載の発明は、ゲート電極や素子分離領域など、ＬＳＩ回路パターン等のないシリコン基板上ではシリサイド膜の膜厚を均一にできても、ＬＳＩ回路パターン等がある例では特定のパターンに対して効果を発揮しない問題がある。さらに、特許文献１に記載の技術によってもなお、膜厚の不均一が発生することが明らかとなった。
つまり、図１（ｂ）に示すように、ＭＩＳＦＥＴのソース・ドレイン拡散層を例にとれば、従来技術ではソース・ドレイン拡散層領域と素子分離領域の境界近傍で、シリサイドの厚さがソース・ドレイン拡散層領域内部と比較して厚くなる不均一性の問題に対処することができない。
この問題の発生原因を、図１（ａ）、（ｂ）を用いて考察する。図１（ａ）はシリサイド形成において、メタル膜を堆積後のＭＩＳＦＥＴの断面構造を示している。発生原因は、第１に素子分離領域上のメタル膜がソース・ドレイン拡散層領域端のシリサイド反応に寄与するためである。素子分離領域上の余剰のメタル膜が、ソース・ドレイン拡散層領域端のシリサイド反応に寄与するということは、等価的にソース・ドレイン拡散層領域端のみメタル膜を厚く堆積したように見えるため、図１（ｂ）に示すようにシリサイド膜が増膜する。また第２に、製造過程でソース・ドレイン拡散層領域側面の上部の一部が露出し、そこから素子分離領域上のメタル膜を消費してシリサイド反応が進むためであると推察される。
特許文献１に記載の発明は、素子分離領域とソース・ドレイン拡散層領域に段差構造を設ける構成ではあるが、ソース・ドレイン拡散層領域上にメタル膜を堆積した場合、素子分離領域上の一部にもメタルが堆積される構成となるため、図１（ｂ）のような課題を解決することはできない。
以上のような課題に鑑み、本発明はＭＩＳＦＥＴ半導体装置をはじめとする半導体装置において、膜厚の均一なシリサイド膜を形成する半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の視点において、基板表面におけるシリサイド化対象の領域に対して、上記領域の周縁の少なくとも一部に沿って所定深さの絶縁膜側壁を設ける工程と、上記領域に対するシリサイド工程とを含む半導体装置の製造方法が提供される。
上記第１の視点において、上記領域の周縁の少なくとも一部は、素子分離用トレンチの開口端の少なくとも一部との間の境界をなすものとすることができ、上記素子分離用トレンチにはその底から上記所定深さまで絶縁層が埋め込まれている構造に対して、上記絶縁膜側壁を設ける工程として、上記素子分離用トレンチの開口端から上記埋め込み絶縁層上面に向けて上記素子分離用トレンチの側壁に上記絶縁膜を設ける工程を行うものであってもよい。
また、本発明の他の視点において、基板表面におけるシリサイド化対象の領域の周縁の少なくとも一部に沿って配設された所定深さの絶縁膜側壁と、基板表面における前記領域に形成されたシリサイド膜とを含む半導体装置が提供される。
上記他の視点において、上記領域の周縁の少なくとも一部は、素子分離用トレンチの開口端の少なくとも一部との間の境界をなすものとすることができ、上記素子分離用トレンチにはその底から上記所定深さまで絶縁層が埋め込まれており、上記素子分離用トレンチの開口端から上記埋め込み絶縁層上面に向けて上記素子分離用トレンチの側壁に上記絶縁膜を配設することができる。
本発明によれば、半導体基板上に均一な膜厚のシリサイド膜を形成することが可能となる。
本発明を実施するための最良の形態について、以下に述べる。半導体装置としてMISFETの場合を例にとれば、本発明の半導体装置の製造方法は、基板上のシリサイド化対象領域、即ちソース・ドレイン拡散層、ゲート電極などに対して、シリサイド化対象領域の周縁の少なくとも一部に沿って、所定深さの絶縁膜側壁を設ける工程と、熱処理により上記シリサイド化対象領域をシリサイド化する工程とを含む。
また、本発明の第２の視点において、少なくとも表面に半導体層を有する基板にトレンチを形成し、前記トレンチに第一の絶縁体を埋め込む工程と、上記第一の絶縁体の上面の高さを、上記基板の上面の高さよりも低くせしめ、上記トレンチの側壁に第二の絶縁体を形成する工程と、上記基板上にメタル膜を堆積した後、熱処理する工程とを順次為す半導体装置の製造方法が提供される。
上記第２の視点において、第一の絶縁体を埋め込む工程と第二の絶縁体を形成する工程とを逆とする工程、即ち、少なくとも表面に半導体層を有する基板にトレンチを形成し、上記トレンチの側壁に第二の絶縁体を形成する工程と、上記トレンチに第一の絶縁体を埋め込む工程と、上記第一の絶縁体の上面の高さを、上記基板の上面の高さよりも低くせしめる工程と、上記基板上にメタル膜を堆積した後、熱処理する工程とを順次為すこととしてもよい。
上記第２の視点における半導体装置の製造方法をMISFET半導体装置に適用した場合は、上記基板上にメタル膜を堆積した後、熱処理する上記工程の前に、上記基板上にゲート絶縁膜を介してゲート電極を形成し、上記ゲート電極をマスクとして上記基板に不純物をイオン注入する工程を有することとなる。
また、MISFET半導体装置に適用した場合は、上記不純物をイオン注入する工程の後に、上記基板の表面をイオン注入により非結晶化させる工程を有していてもよい。
なお、上記第２の視点における半導体装置の製造方法においては、上記メタル膜の厚さが、上記第一の絶縁体の上面の高さと上記基板の上面の高さとの差以下であることが好ましい。また、上記トレンチの側壁と上記基板とのなす角が、７０度から１１０度であることが好ましい。
上記第１及び第２の視点における半導体装置の製造方法においては、上記メタルは、Ｎｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂからなる群から選択される一の、または複数の元素からなることが好ましい。
また、上記第１及び第２の視点における半導体装置の製造方法においては、上記第一の絶縁体はシリコン酸化膜であることが好ましく、上記第二の絶縁体はシリコン酸化膜、シリコン窒化膜、シリコン窒化膜とシリコン酸化膜との積層膜のいずれかであることが好ましい。
また、上記第１及び第２の視点における半導体装置の製造方法においては、上記メタル膜を物理気相成長法により堆積することが好ましい。
本実施形態の工程によれば、シリサイド化対象領域の周縁の少なくとも一部に沿って、所定深さの絶縁膜側壁が形成されるため、シリサイド化対象領域端からのシリサイド反応を抑制することが可能となる。このため、シリサイド化対象領域端におけるシリサイド膜の増膜が生じることなく、均一な膜厚のシリサイド膜を形成することが可能となる。
（実施例１）本発明の第一の実施例を、図２（ａ）から図１（ｆ）を用いて説明する。図２（ａ）のように、シリコン基板１上に垂直性の高いエッチング技術を用いてトレンチを掘り、第一の絶縁体を埋め込んで素子分離領域３と素子領域２を形成する。ここで、トレンチの側壁と基板１とのなす角は直角に近いほど好ましく、７０度から１１０度の範囲の角度となるように形成することが好ましい。第一の絶縁体として、ここではシリコン酸化膜を用いた。次に、素子領域２にゲート絶縁膜４とゲート電極５を形成し、ゲート電極５をマスクとして不純物元素をイオン注入し、浅い拡散層６を形成する。
次に、図２（ｂ）では、厚さ１ｎｍ以上２０ｎｍのサイドウォール酸化膜７をＬＰＣＶＤで高い被覆性で堆積し、同じく、厚さ2ｎｍ以上のサイドウォール窒化膜８をＬＰＣＶＤで高い被覆性で堆積し、異方性エッチングにより酸化膜７と窒化膜８の積層サイドウォールを形成する。その後、不純物をイオン注入し、不純物活性化の熱処理により深い拡散層９を形成する。
次に、図２（ｃ）では、素子分離領域３をＤＨＦなどのシリコンや窒化膜に対して選択性の高い溶液でエッチングし、素子分離領域３に埋め込んだシリコン酸化膜をエッチングすることで拡散層９に対し高低差を形成する。エッチング量としては、好ましくは１５ｎｍ以上とする。ここではウェットエッチングにて高低差を形成したが、埋め込んだシリコン酸化膜以外の領域にダメージを与えることなく高低差を形成できれば、ドライエッチング等の他の手段も適宜用いることができる。その後、ＣＶＤ法で第二の絶縁体を堆積し、この膜に対して異方性の高いエッチングを行い、拡散層９の側面に第二の絶縁体の側壁膜１０を形成する。第二の絶縁体として、ここではシリコン酸化膜を用いたが、シリコン窒化膜、シリコン窒化膜とシリコン酸化膜との積層膜でもよい。
次に、図２（ｄ）に示すように、シリサイドを安定に形成する目的で、必要があれば、シリコン基板１の最表面にＧｅやＳｉをイオン注入し、表面１０ｎｍ以下の領域をアモルファス化する処理を施しても良い。その後、ＡＰＭ洗浄やＤＨＦ洗浄などの前処理を施す。ただし、前処理により、僅かながら側壁膜１０がエッチングされることに留意しなければならない。前処理前の側壁膜１０の厚さは前処理でのエッチング分だけ、やや厚めにしておくと良い。側壁膜１０の厚さは薄すぎるとシリサイド形成において、メタルがシリサイドブロック膜を拡散し、側壁がシリサイド化されるため、ある程度の厚みが必要である。一方、厚すぎると、シリサイド形成時にシリサイドブロック膜の上にシリサイド反応に寄与する余剰なメタルが堆積するため、素子分離領域３の端で薄いシリサイドを形成することができなくなる。このような考えから、前処理後のシリサイドブロック膜の膜厚は好ましくは１ｎｍ以上１０ｎｍ以下となるようにする。
その後、メタル膜１１を高指向性の物理気相成長法（ＰＶＤ法）を用いて堆積する。高指向性のＰＶＤ法を用いることで形成される膜の垂直性が高まる。また、トレンチの側壁とシリコン基板１とのなす角が、直角に近くなるよう形成しておくことで、高指向性のＰＶＤ法による膜の堆積との相乗効果で、トレンチ側面に堆積する膜を減らすことが可能となる。そして、このことにより拡散層９の端のシリサイド反応に寄与する余剰なメタルを低減することができる。上面に堆積したメタル膜１１の厚さは、素子分離領域３の高低差に対応して設定し、１５ｎｍ 未満にする。なお、ここでのメタルとは遷移金属系並びに貴金属系の材料を指し、具体的にはＮｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂからなる群から選択される一の、または複数の元素からなることが好適であるが、上記元素のほかに、Ｓｃ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕのいずれかを用いてもよい。その後、熱処理によりシリサイド反応させ、ゲート電極５上と深い拡散層９上にシリサイド膜１２が形成される。
最後に図２（ｆ）のように、常温ＣＶＤやプラズマＣＶＤなどの低温プロセスにより、層間絶縁膜１３を形成し、リソグラフィー技術により、コンタクトパターンを形成し、異方性エッチングし、コンタクトメタルを埋め込み、コンタクト１４を形成する。
先にも説明したように本実施例では、素子分離領域３上に存在するメタル膜１１が、素子分離領域３の端の高低差と側壁膜１０により拡散層から分離されるため、拡散層端でのシリサイド反応に寄与しなくなる。そのため、拡散層端におけるシリサイドの増膜を軽減することができる。これにより、先に説明したように、深い拡散層９の接合深さを浅く形成でき、短チャネル特性が優れたＭＩＳＦＥＴが製造できる。
また、以上の半導体装置の製造方法は、本実施形態のようにＭＩＳＦＥＴの素子分離領域に隣接したソース・ドレイン拡散層領域にシリサイド膜を形成する場合に限らず、トレンチを有する基板上、トレンチに隣接する領域にシリサイド膜を形成する場合一般について適用可能である。
（実施例２）本発明の第２の実施例を、図３（ａ）から図３（ｅ）を用いて説明する。図３（ａ）では、シリコン基板１にリソグラフィー技術でマスクパターン越しに異方性エッチングでトレンチを掘り、その後、全面に熱酸化法で１ｎｍ以上、４ｎｍ以下のシリコン酸化膜を形成し、その後、ＬＰＣＶＤ法で１ｎｍ以上、６ｎｍ以下の膜厚のシリコン窒化膜を均一に形成した後、シリコン酸化膜とシリコン窒化膜の積層膜を異方性エッチングでエッチングし、トレンチの側面にシリコン酸化膜とシリコン窒化膜の積層の側壁膜１０を形成する。
図３（ｂ）では、実施例１と同様に、素子領域２と、素子分離領域３と、ゲート絶縁膜４と、ゲート電極５と、浅い拡散層６と、サイドウォール酸化膜７とサイドウォール窒化膜８との積層膜と、深い拡散層９を形成する。
次に、図３（ｃ）では、素子分離領域３をＤＨＦなどのシリコンや窒化膜に対して選択性の高い溶液でエッチングし、素子分離領域３に埋め込んだシリコン酸化膜をエッチングすることで、拡散層９に対し高低差を形成する。ここでは実施例１と同様、高低差を形成できればよく、ドライエッチング等の他の手段も適宜用いることができる。エッチング量としては、好ましくは１５ｎｍ以上とする。このとき、拡散層９の側面の側壁膜１０はシリコン窒化膜で覆われているため、ＤＨＦ処理を行ってもエッチングされることはない。
次に、図３（ｄ）では、実施例１と同様の前処理を行い、実施例１と同じ様にメタル膜１１を高指向性の物理気相成長法（ＰＶＤ法）で堆積する。その後、熱処理によりシリサイド反応させ、ゲート電極５上と深い拡散層９上にシリサイド膜１２を形成する。次に、図３（ｅ）では、常温ＣＶＤやプラズマＣＶＤなどの低温プロセスにより、層間絶縁膜１３を形成し、リソグラフィー技術により、マスクパターンを形成し、異方性エッチングし、コンタクトメタルを埋め込みコンタクト１４を形成する。
実施例２の半導体装置の製造方法によれば、実施例１の場合と同様に、素子分離領域３上に存在するメタル膜１１は、素子分離領域３の端の高低差と側壁膜１０により、拡散層から分離されるため、拡散層端でのシリサイド反応に寄与しなくなる。そのため、拡散層端におけるシリサイドの増膜を軽減することができる。これにより、先に説明したように、深い拡散層９の接合深さを浅く形成でき、短チャネル特性が優れたＭＩＳＦＥＴが製造できる。
また、以上の半導体装置の製造方法は、本実施形態のようにＭＩＳＦＥＴの素子分離領域に隣接したソース・ドレイン拡散層領域にシリサイド膜を形成する場合に限らず、トレンチを有する基板上、トレンチに隣接する領域にシリサイド膜を形成する場合一般について適用可能である。
この出願は、２００７年５月１１日に出願された日本出願特願２００７−１２６８０３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
従来の半導体装置の構造を示す断面図である。 本発明の実施例１の半導体装置の製造方法を示す図である。 本発明の実施例２の半導体装置の製造方法を示す図である。
符号の説明
１ シリコン基板
２ 素子領域
３ 素子分離領域
４ ゲート絶縁膜
５ ゲート電極
６ 浅い拡散層
７ サイドウォール酸化膜
８ サイドウォール窒化膜
９ 深い拡散層
１０ 側壁膜
１１ メタル膜
１２ シリサイド膜
１３ 層間絶縁膜
１４ コンタクト

Claims (10)

  1. 基板表面におけるシリサイド化対象の領域に対して、前記領域の周縁の少なくとも一部に沿って所定深さの絶縁膜側壁を設ける工程と、前記領域に対するシリサイド工程とを含む、半導体装置の製造方法。
  2. 前記領域の周縁の少なくとも一部は素子分離用トレンチの開口端の少なくとも一部をなすものであり、前記素子分離用トレンチにはその底から前記所定深さまで絶縁層が埋め込まれ、
    前記絶縁膜側壁を設ける工程は、前記素子分離用トレンチの開口端から前記絶縁層上面に向けて前記素子分離用トレンチの側壁に前記絶縁膜を設ける、請求項１に記載の半導体装置の製造方法。
  3. 少なくとも表面にシリコン層を有する基板にトレンチを形成し、前記トレンチに第一の絶縁体を埋め込む工程と、
    前記第一の絶縁体の上面の高さを、前記基板の上面の高さよりも低くせしめ、前記トレンチの側壁に第二の絶縁体を形成する工程と、
    前記基板上にメタル膜を堆積した後、熱処理によりシリサイド化する工程とを順次為す半導体装置の製造方法。
  4. 少なくとも表面にシリコン層を有する基板にトレンチを形成し、前記トレンチの側壁に第二の絶縁体を形成する工程と、
    前記トレンチに第一の絶縁体を埋め込む工程と、
    前記第一の絶縁体の上面の高さを、前記基板の上面の高さよりも低くせしめる工程と、
    前記基板上にメタル膜を堆積した後、熱処理によりシリサイド化する工程とを順次為す半導体装置の製造方法。
  5. 前記基板上にメタル膜を堆積した後、熱処理する前記工程の前に、前記基板上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極をマスクとして前記基板に不純物をイオン注入する工程を有することを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記不純物をイオン注入する前記工程の後に、前記基板の表面をイオン注入により非結晶化させる工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記メタル膜の厚さが、前記第一の絶縁体の上面の高さと前記基板の上面の高さとの差以下であることを特徴とする、請求項３から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記メタル膜は、Ｎｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂからなる群から選択される一の、または複数の元素からなることを特徴とする請求項３から７のいずれか１項に記載の半導体装置の製造方法。
  9. 基板表面におけるシリサイド化対象の領域の周縁の少なくとも一部に沿って配設された所定深さの絶縁膜側壁と、基板表面における前記領域に形成されたシリサイド膜とを含む、半導体装置。
  10. 前記領域の周縁の少なくとも一部は素子分離用トレンチの開口端の少なくとも一部をなすものであり、前記素子分離用トレンチにはその底から前記所定深さまで絶縁層が埋め込まれており、
    前記素子分離用トレンチの開口端から前記絶縁層上面に向けて前記素子分離用トレンチの側壁に前記絶縁膜が配設されている請求項９に記載の半導体装置。
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