JP2008085306A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】エミッタ層にまでシリサイド化反応が進入するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（バイポーラトランジスタ１００）は、拡散層７と、拡散層７の表面上に形成され、金属と半導体との金属半導体化合物からなるコバルトシリサイド膜９ａと、拡散層７とコバルトシリサイド膜９ａとの間に形成され、コバルトシリサイド膜９ａから拡散される金属の透過を抑制する反応抑制層８とを備える。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、シリサイド膜を備える半導体装置および半導体装置の製造方法に関する。
従来、シリサイド膜を備える半導体装置が知られている（たとえば、特許文献１参照）。
上記特許文献１に開示された従来の半導体装置では、バイポーラトランジスタのエミッタ電極の表面に、コバルト（Ｃｏ）またはチタン（Ｔｉ）を形成し、熱処理を行うことによって、コバルトシリサイド膜またはチタンシリサイド膜が形成されている。また、エミッタ電極を金属とシリコンとを化学反応（シリサイド化反応）させた金属半導体化合物とすることにより、エミッタ抵抗を低くすることが可能となるとともに、遮断周波数を大きくすることが可能となる。さらに、シリサイド化反応をエミッタ電極とエミッタ層との界面まで進行させることにより、エミッタ抵抗をさらに低くするとともに、遮断周波数をさらに大きくすることが可能となる。
特開２００６−５４４０９号公報
しかしながら、上記特許文献１に開示された従来の半導体装置では、エミッタ電極とエミッタ層との界面まで、エミッタ電極をシリサイド化反応させる場合に、エミッタ電極とエミッタ層とが接触しているので、エミッタ層さらにはベース層にまでシリサイド化反応が進入してしまうという問題点がある。これにより、エミッタ層とベース層とがショートしてしまうので、トランジスタが機能しなくなる。また、エミッタ層が全体的でなく、部分的にシリサイド化された場合でも、エミッタ層の基板に垂直な方向の深さが減少するので、エミッタ層とベース層との間のキャリア濃度の勾配が大きくなる。これにより、ベース電流の増大を引き起こすとともに、トランジスタの増幅率を低下させる。その結果、トランジスタの性能が劣化する。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、エミッタ層にまでシリサイド化反応が進入するのを抑制することが可能な半導体装置を提供することである。
この発明の一の局面による半導体装置は、エミッタ層と、エミッタ層の表面上に形成され、金属と半導体との金属半導体化合物からなるエミッタ電極と、エミッタ層とエミッタ電極との間に形成され、エミッタ電極から拡散される金属の透過を抑制する第１反応抑制層とを備える。
本発明では、上記のように、エミッタ層とエミッタ電極との間に、エミッタ電極から拡散される金属の透過を抑制する第１反応抑制層を備えることによって、エミッタ電極とエミッタ層との界面までエミッタ電極をシリサイド化反応させる場合に、第１反応抑制層により、エミッタ電極からエミッタ層に金属が透過するのが抑制されるので、エミッタ層にまでシリサイド化反応が進入するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるバイポーラトランジスタ１００の断面図である。
バイポーラトランジスタ１００では、ｐ型のシリコン基板１の表面に、ｎ型のコレクタ層２が形成されている。また、コレクタ層２の表面には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた素子分離領域３が形成されている。また、コレクタ層２の表面上には、所定の間隔を隔てて、一対のｐ＋型の拡散層４が形成されている。また、コレクタ層２の表面上の一対の拡散層４に挟まれる領域には、ベース領域として用いられ、シリコンゲルマニウム（ＳｉＧｅ）からなるＳｉＧｅ層５が形成されている。また、ＳｉＧｅ層５の表面上には、ｐ型のシリコン膜６が形成されている。
また、シリコン膜６の表面上には、ｎ型の拡散層７が形成されている。なお、拡散層７は、本発明の「エミッタ層」の一例である。また、拡散層７の表面上には、窒化チタン（ＴｉＮ）を含む、反応抑制層８が形成されている。なお、反応抑制層８は、本発明の「第１反応抑制層」の一例である。
また、反応抑制層８の表面上には、エミッタ電極として用いられる、コバルトシリサイド膜９ａが形成されている。なお、コバルトシリサイド膜９ａは、本発明の「エミッタ電極」の一例である。また、シリコン膜６および拡散層７の所定領域上と、反応抑制層８およびコバルトシリサイド膜９ａの側面上とには、シリコン窒化膜１０が形成されている。また、シリコン窒化膜１０の表面上には、シリコン酸化膜１１が形成されている。なお、シリコン窒化膜１０およびシリコン酸化膜１１により、側壁膜１２が構成されている。また、拡散層４の表面上には、コバルトシリサイド膜９ｂが形成されている。
図２〜図１１は、それぞれ、本発明の第１実施形態によるバイポーラトランジスタ１００の製造プロセスを説明するための断面図である。
まず、図２に示すように、シリコン基板１の表面に、リソグラフィおよびエッチングを用いて、ＳＴＩを用いた素子分離領域３を形成する。次に、素子分離領域３を形成した面の上方から、シリコン基板１の所定の領域に、たとえば、リン（Ｐ）を約５００ｋｅＶ〜約４０００ｋｅＶの注入エネルギおよび、約３．０×１０１３ｃｍ−２から約３．０×１０１５ｃｍ−２のドープ量によりイオン注入するとともに、約１０００℃の熱処理によって、コレクタ層２を形成する。
なお、上記したイオン注入および熱処理の工程の代わりに、シリコン基板１上に、ｎ型不純物をドープしたシリコンエピタキシャル層によりコレクタ層２を形成した後に、リソグラフィおよびエッチングを用いてＳＴＩなどの素子分離領域３を形成してもよい。
次に、図３に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、コレクタ層２および素子分離領域３の表面上に、約４０ｎｍの厚みを有するＳｉＧｅ層５および約４０ｎｍの厚みを有するシリコン膜６を形成する。なお、ＳｉＧｅ層５およびシリコン膜６には、ホウ素（Ｂ）が約１．０×１０１９ｃｍ−３の濃度でドープされている。
また、ＳｉＧｅ層５のＧｅの濃度は、ＳｉＧｅ層５内において一定であってもよいし、ＳｉＧｅ層５がシリコン膜６と接する側からコレクタ層２に向かってＧｅの濃度が徐々に増加する傾斜型のプロファイルにしてもよい。このとき、Ｇｅの濃度は、シリコン膜６と接する側において実質的に０％程度にするとともに、コレクタ層２と接する側において約１５％〜約２０％程度とするのが好ましい。Ｇｅの濃度を傾斜型のプロファイルにすることによって、電子を加速できるポテンシャルのスロープが形成されるので、ＳｉＧｅ層５を移動する電子の移動時間を短縮することが可能になる。その結果、バイポーラトランジスタ１００を高速に動作させることが可能になる。
次に、減圧ＣＶＤ法を用いて、シリコン膜６の表面上に、約２０ｎｍ以下であり、好ましくは約１０ｎｍ以下の厚みを有する窒化チタン（ＴｉＮ）からなる反応抑制層８を形成する。なお、ＴｉＮのチタン（Ｔｉ）の組成率は、約４５％〜約５５％である。この組成率は、好ましくは約５０％である。また、反応抑制層８は、薄膜の表面が平坦ではなく、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶または微結晶で構成されていることが好ましい。特に、約１ｎｍ〜約３ｎｍの結晶粒で構成されていることが、より好ましい。反応抑制層８は、シリコン膜６に接するように形成されるとともに、シリコン膜６の表面の少なくとも一部が多結晶に覆われるように形成される。
次に、図４に示すように、リソグラフィ法を用いて、レジスト膜を設けた後、そのレジスト膜をマスクとしてドライエッチングすることによって、ベース層として用いるＳｉＧｅ層５、エミッタ層として用いるシリコン膜６および反応抑制層８の所定の領域を除去する。
次に、図５に示すように、減圧ＣＶＤ法を用いて、素子分離領域３および反応抑制層８の表面上に約２００ｎｍの厚みを有する多結晶シリコン膜２１および約１００ｎｍの厚みを有するシリコン窒化膜２２を順次形成する。なお、多結晶シリコン膜２１は、たとえば砒素（Ａｓ）またはリン（Ｐ）が約１．０×１０２０ｃｍ−３の濃度でドープされることによって、ｎ型に形成されている。
次に、図６に示すように、リソグラフィ法を用いて、レジスト膜を設けた後、ドライエッチングによって、シリコン窒化膜２２、多結晶シリコン膜２１およびシリコン膜６をパターニングする。このとき、ドライエッチングは、シリコン膜６を完全に除去するまでは行わず、ＳｉＧｅ層５の表面上にもシリコン膜６が残る状態において終了する。これにより、シリコン膜６は、断面が凸部を有する形状に形成される。このとき、多結晶シリコン膜２１は、エミッタ電極となる多結晶シリコン膜２１ａと、ＳｉＧｅ層５およびシリコン膜６との側面に形成される側壁膜２１ｂとして加工される。また、シリコン窒化膜２２は、シリコン窒化膜２２ａとして加工され、後の工程である多結晶シリコン膜２１ａをエッチングするときのマスクとして機能する。
次に、図７に示すように、減圧ＣＶＤ法を用いて、全面を覆うように、約１０ｎｍの厚みを有するシリコン窒化膜１０ａを形成する。このシリコン窒化膜１０ａは、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との混合ガスを約７００℃の温度により加熱処理することによって形成する。また、シリコン窒化膜１０ａの表面上に約２００ｎｍの厚みを有するシリコン酸化膜１１ａを形成する。このシリコン酸化膜１１ａは、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）との混合ガスを約７２０℃の温度により加熱処理することによって形成する。
次に、図８に示すように、ドライエッチングを用いて、シリコン酸化膜１１ａの全面をエッチバックすることによって、シリコン膜６の凸部、多結晶シリコン膜２１ａおよびシリコン窒化膜２２ａの周囲にシリコン酸化膜１１を形成する。このドライエッチングでは、シリコン酸化膜１１ａに対するシリコン窒化膜１０ａのエッチングの選択比が１０以上あるので、シリコン酸化膜１１の加工時の製造バラツキを考慮してもシリコン窒化膜１０ａがエッチングにより除去されることはない。これにより、ドライエッチングによるエッチングのダメージがシリコン膜６に及ぶことはなく、設計通りの膜の厚みにＳｉＧｅ層５を形成することが可能になる。
次に、図９に示すように、イオン注入法を用いて、シリコン窒化膜１０ａよびシリコン酸化膜１１の表面上から、たとえばＢＦ２を、約１ｋｅＶ〜約３０ｋｅＶの注入エネルギおよび、約１．０×１０１４ｃｍ−２から約５．０×１０１５ｃｍ−２のドープ量で注入することによって、ＳｉＧｅ層５を挟むように、一対の拡散層４を形成する。この注入条件では、多結晶シリコン膜２１ａ上の約１００ｎｍの厚みを有するシリコン窒化膜２２ａをホウ素イオン（Ｂ＋）が通過しないために、多結晶シリコン膜２１ａにホウ素イオン（Ｂ＋）が注入されることはない。
次に、図１０に示すように、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いて、約１０５０℃の熱処理を約５秒〜約３０秒間行うことによって、多結晶シリコン膜２１ａのｎ型の不純物をシリコン膜６の中に拡散させることにより、拡散層７を形成する。このとき、不純物（ホウ素）の原子半径は、窒化チタン（ＴｉＮ）の結晶粒で構成される反応抑制層８を通過できる程度に小さいため、不純物が反応抑制層８を通過することが可能となる。これにより、拡散層４によるエミッタ−ベース接合部が完成する。
次に、図１１に示すように、リン酸を用いて約１６０℃の温度で約２０分間処理することによって、素子分離領域３、拡散層４、シリコン窒化膜２２ａ（図１０参照）および図示しないコレクタ電極上の所定の表面上のシリコン窒化膜１０ａを除去する。同様に、多結晶シリコン２１ａ上のシリコン窒化膜２２ａを除去することによって、シリコン窒化膜１０およびシリコン酸化膜１１からなる側壁膜１２を形成する。これにより、シリコン酸化膜１１と、シリコン膜６、拡散層７および多結晶シリコン膜２１ａとの間にのみシリコン窒化膜１０が形成される。このように、シリコン窒化膜１０が、シリコン酸化膜１１とシリコン膜６との間に位置していることによって、熱処理が施されたとき、シリコン膜６に含まれる不純物であるホウ素（Ｂ）がシリコン酸化膜１１に拡散するのを抑制することが可能になる。これにより、シリコン膜６において所定のホウ素（Ｂ）の不純物濃度を維持することが可能になるので、設計通りの特性を有するバイポーラトランジスタ１００を得ることが可能になる。
次に、図１に示したように、多結晶シリコン膜２１ａおよび拡散層４の表面上に、図示しないコバルト（Ｃｏ）層を形成した後、熱処理を行うことによって、コバルトシリサイド膜９ａおよび９ｂを形成する。コバルトシリサイド膜９ａは、多結晶シリコンとコバルトの金属半導体化合物であり、金属エミッタ電極として機能する。シリサイド化反応に用いるコバルトの膜厚を２００ｎｍ以上にすることにより、膜厚が約２００ｎｍである多結晶シリコン膜２１ａを完全にシリサイド化することができる。また、余剰なコバルトは、ウェットエッチングを用いて取り除く。
コバルトシリサイド膜９ａおよび９ｂのシート抵抗値は、約５Ω／□であり、従来のＳｉＧｅ層５（拡散層４）のシート抵抗値の約１００Ω／□と比べて極めて低い抵抗値である。これにより、内部ベース層（ＳｉＧｅ層５およびシリコン膜６のうち、拡散層７と同じ幅を有する、拡散層７の下部に位置する部分）と、外部ベース層（内部ベース層以外のベース層）とにつながる図示しないベース電極との間に発生する寄生抵抗を下げることが可能になる。
この後、図示はしないが、プラズマＴＥＯＳ膜などの層間絶縁膜をバイポーラトランジスタ１００の表面上に堆積した後、コレクタ電極部、ベース電極部およびエミッタ電極部のコンタクト部を開口する。そして、Ｔｉなどからなるバリアメタル層、およびＡｌまたはＡｌ合金からなる導電層を形成することによって、第１実施形態によるバイポーラトランジスタ１００が形成される。
第１実施形態では、上記のように、拡散層７とコバルトシリサイド膜９ａとの間に、コバルトシリサイド膜９ａから拡散されるコバルトの透過を抑制する反応抑制層８を備えることによって、窒化チタン（ＴｉＮ）の結晶粒で構成される反応抑制層８が原子径の大きいコバルト（Ｃｏ）の透過を抑制することができるので、拡散層７へのコバルトの拡散を抑制することができる。また、粒界が広い場合でも、ＴｉＮがあるので、ＴｉＮ下方へＣｏが拡散する面積を減少させることができる。これにより、拡散層７にまでシリサイド化反応が進入するのを抑制することができる。その結果、拡散層７のシリコン基板１方向の深さを確保することができるので、バイポーラトランジスタ１００の増幅率を確保することができる。これにより、拡散層７の抵抗を低減することができるので、遮断周波数を大きくすることができる。
また、第１実施形態では、上記のように、エミッタ電極（コバルトシリサイド膜９ａ）を金属半導体化合物であるコバルトシリサイド（金属珪化物）により形成することによって、容易に、エミッタ電極とエミッタ層（拡散層７）との接触抵抗を小さくすることができる。
また、第１実施形態では、上記のように、反応抑制層８を、窒化チタン（ＴｉＮ）により形成することによって、金属窒化物である窒化チタンの融点が高く、かつ、物質自体が化学的に安定であるので、コバルトシリサイド膜９ａと反応抑制層８との間で化学反応が起こるのを抑制することができる。これにより、コバルトの拡散層７への拡散、および、拡散層７のシリサイド化を抑制することができる。
また、第１実施形態では、上記のように、反応抑制層８を、結晶粒からなる多結晶または微結晶により形成することによって、結晶粒の大きさを制御することにより、原子半径の大きいコバルトの通過を抑制するとともに、原子半径の小さいボロンが通過するようにすることができるので、シリコン膜６へのボロンの拡散と、コバルトシリサイド膜９ａのシリサイド化を同時に行うことができる。これにより、バイポーラトランジスタ１００の製造にかかる時間を低減することができる。
（第２実施形態）
図１２は、本発明の第２実施形態によるバイポーラトランジスタ１１０の断面図である。
この第２実施形態によるバイポーラトランジスタ１１０では、上記第１実施形態と異なり、拡散層７と反応抑制層８との間に、多結晶シリコン膜１３が形成されている。なお、多結晶シリコン膜１３は、本発明の「第２半導体層」の一例である。この多結晶シリコン膜１３には、ｎ型の不純物である砒素（Ａｓ）が注入されており、熱処理を加えることによって、多結晶シリコン膜１３に含まれる砒素がシリコン膜６に拡散する。これにより、拡散層７が形成されるように構成されている。
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
第２実施形態では、上記のように、拡散層７と反応抑制層８との間に、多結晶シリコン膜１３を形成することによって、反応抑制層８を介さずに、多結晶シリコン膜１３に含まれる砒素をシリコン膜６に拡散することにより拡散層７を形成することができるので、反応抑制層８を介して拡散層７を形成する場合に比べて、拡散層７への砒素の拡散を的確に行うことができる。これにより、拡散層７（エミッタ層）の深さを確保することができるので、拡散層７の深さに影響される電流増幅率を向上させることができる。その結果、ベース抵抗を小さくすることができるので、バイポーラトランジスタ１１０の性能を向上させることができる。
（第３実施形態）
図１３は、本発明の第３実施形態による半導体装置１２０の断面図である。
この第３実施形態による半導体装置１２０では、上記第１実施形態と異なり、バイポーラトランジスタ１００と同一基板上に、電界効果型トランジスタ１３０が形成されている。
半導体装置１２０では、シリコン基板１の表面に、バイポーラトランジスタ１００と電界効果型トランジスタ１３０とを分離するための、ＳＴＩを用いた素子分離領域３が形成されている。また、シリコン基板１の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ１３０のソース／ドレインとして機能する不純物領域３１および不純物領域３２が形成されている。
また、電界効果型トランジスタ１３０が形成される領域のシリコン基板１の表面には、ＳｉＯＮ、ＡｌＯＮ、ＴｉＯＮ、ＡｌＳｉＯＮおよびＨｆＯＮからなるグループより選択される少なくとも１つの材料からなるゲート絶縁膜３３が形成されている。また、ゲート絶縁膜３３の表面上には、Ｔｉ、ＣｏまたはＮｉの金属と、ＳｉまたはＧｅの半導体との化合物からなるゲート電極３４が形成されている。また、ゲート電極３４の側面には、サイドウォール絶縁膜３５が形成されている。
図１４は、本発明の第３実施形態による半導体装置１２０の製造プロセスを説明するための断面図である。図１４を参照して、反応抑制層８およびゲート絶縁膜３３の窒化と、コバルトシリサイド膜９ａとおよびゲート電極３４のシリサイド化について説明する。
図１４に示すように、スパッタリング法を用いて、シリコン膜６の表面上に、多結晶または微結晶のチタン（Ｔｉ）層８ａを形成する。また、スパッタリング法を用いて、シリコン膜６の所定領域上と、不純物領域３１および不純物領域３２の所定領域上とに、たとえばＨｆを含む絶縁膜３３ａを形成する。なお、Ｈｆを含む絶縁膜３３ａの代わりに、Ｓｉを含む絶縁膜を形成してもよい。
次に、アンモニア、Ｎ２Ｏを用いた窒化処理や、プラズマを用いた窒化処理により、チタン層８ａおよび絶縁膜３３ａに窒化処理を行う。これにより、窒化チタン（ＴｉＮ）からなる反応抑制層８と、ＨｆＯＮからなるゲート絶縁膜３３とが同一の窒化工程により形成される。なお、Ｈｆを含む絶縁膜３３ａの代わりに、Ｓｉを含む絶縁膜を用いた場合には、ＳｉＯＮからなるゲート絶縁膜３３が形成される。ゲート絶縁膜３３に対する窒化処理と反応抑制層８に対する窒化処理とを同一の工程にすることによって、工程数を削減することが可能となるとともに、コストを低くすることが可能となる。
また、バイポーラトランジスタ１００のコバルトシリサイド膜９ａ（エミッタ電極）と、電界効果型トランジスタ１３０のゲート電極３４とは、図１３に示すように、多結晶シリコン膜２１ａ（図１１参照）と、シリサイド化される前のゲート電極（図示せず）との表面に、たとえばコバルトを形成し、熱処理を施すことによって、同一の工程によって形成される。
また、バイポーラトランジスタ１００のコバルトシリサイド膜９ａでは、表面から反応抑制層８までは、不純物は速く拡散するので、不純物の濃度は高く、かつ、均一である。反応抑制層８より下の拡散層７（エミッタ層）では不純物の拡散が抑制されるので、不純物の濃度は、反応抑制層８の近傍では高く、ベース層（ＳｉＧｅ層５およびシリコン膜６）側に向かって小さくなる。拡散層７を濃度の小さい不純物プロファイルとすることにより、不純物の濃度が低いほど不純物の拡散速度が小さくなるので、熱容量変化に対する素子特性のバラツキを小さくすることが可能となる。
（第４実施形態）
図１５は、本発明の第４実施形態による半導体装置１４０の断面図である。
この第４実施形態による半導体装置１４０では、上記第３実施形態と異なり、電界効果型トランジスタ１５０に反応抑制層８ｂが形成されている。
電界効果型トランジスタ１５０では、シリコン基板１の表面に、ＳｉＯＮからなるゲート絶縁膜３３ｂが形成されている。また、ゲート絶縁膜３３ｂの表面上には、窒化チタン（ＴｉＮ）を含む、反応抑制層８ｂが形成されている。なお、反応抑制層８ｂは、本発明の「第２反応抑制層」の一例である。また、反応抑制層８ｂの表面上には、Ｔｉ、ＣｏまたはＮｉの金属と、ＳｉまたはＧｅの半導体との化合物からなるゲート電極３４が形成されている。また、反応抑制層８ｂおよびゲート電極３４の側面には、サイドウォール絶縁膜３５が形成されている。
図１６は、本発明の第４実施形態による半導体装置１４０の製造プロセスを説明するための断面図である。図１６を参照して、反応抑制層８と反応抑制層８ｂとの製造プロセスについて説明する。
シリコン膜６の所定領域上と、不純物領域３１および不純物領域３２の所定領域上とに、たとえば熱酸化法によりＳｉＯ２からなる絶縁膜３３ｂを形成する。
次に、減圧ＣＶＤ法を用いて、シリコン基板１の全面に、約２０ｎｍ以下であり、好ましくは約１０ｎｍ以下の厚みを有する窒化チタン（ＴｉＮ）からなる反応抑制層８を形成する。なお、ＴｉＮのチタン（Ｔｉ）の組成率は、約４５％〜約５５％である。また、反応抑制層８は、薄膜の表面が平坦ではなく、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶または微結晶で構成されていることが好ましい。特に、約１ｎｍ〜約３ｎｍの結晶粒で構成されていることが、より好ましい。次に、図１６に示すように、ＲＩＥ法によりシリコン基板１の全面に形成される反応抑制層８の所定領域を除去する。これにより、シリコン膜６の表面上に形成される反応抑制層８と、ゲート絶縁膜３３ｂの表面上に形成される反応抑制層８ｂとは、同一の工程で形成される。
第４実施形態では、上記のように、ゲート絶縁膜３３ｂとゲート電極３４との間に反応抑制層８ｂを備えることによって、ゲート電極３４の空乏化を抑制することができる。この構造を反応抑制層８ｂと同一の工程により形成することによって、コストを低くすることが可能となる。
（第５実施形態）
図１７は、本発明の第５実施形態による半導体装置１６０の断面図である。
この第５実施形態による半導体装置１６０では、上記第１実施形態と異なり、図示しないバイポーラトランジスタに隣接するように、ｐ型の電界効果型トランジスタ１７０と、ｎ型の電界効果型トランジスタ１８０とが形成されている。
半導体装置１６０では、シリコン基板１の表面に、バイポーラトランジスタと電界効果型トランジスタ１７０と、電界効果型トランジスタ１８０とを分離するための、ＳＴＩを用いた素子分離領域４０が形成されている。また、電界効果型トランジスタ１７０では、シリコン基板１の表面に、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ１７０のソース／ドレインとして機能するｐ＋型の不純物領域４１およびｐ＋型の不純物領域４２とが形成されている。
また、電界効果型トランジスタ１８０では、シリコン基板１の表面に、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ１８０のソース／ドレインとして機能するｎ＋型の不純物領域４３およびｎ＋型の不純物領域４４とが形成されている。
また、電界効果型トランジスタ１７０が形成される領域のシリコン基板１の表面には、ＨｆＯＮからなるゲート絶縁膜４５が形成されているとともに、電界効果型トランジスタ１８０が形成される領域のシリコン基板１の表面には、ＨｆＯＮからなるゲート絶縁膜４６が形成されている。
また、ゲート絶縁膜４５の表面上には、白金（Ｐｔ）によりシリサイド化されたゲート電極４７が形成されている。また、ゲート電極４７の側面には、サイドウォール絶縁膜４８が形成されている。
また、ゲート絶縁膜４６の表面上には、半導体層４９が形成されている。なお、半導体層４９は、本発明の「第３半導体層」の一例である。半導体層４９の表面上には、窒化チタン（ＴｉＮ）からなる反応抑制層８ｃが形成されている。なお、反応抑制層８ｃは、本発明の「第２反応抑制層」の一例である。また、バイポーラトランジスタ１００に形成される反応抑制層８と、電界効果型トランジスタ１８０に形成される反応抑制層８ｃとは、同一の工程により形成されるように構成されている。また、反応抑制層８ｃの表面上には、白金（Ｐｔ）によりシリサイド化されたゲート電極５０が形成されている。半導体層４９、反応抑制層８ｃおよびゲート電極５０の側面には、サイドウォール絶縁膜５１が形成されている。
高誘電率のゲート絶縁膜として有望とされているＨｆＯｘは、Ｓｉや通常のシリサイドの仕事関数が伝導帯側にフェルミレベルがピニングされており、ｐ型の電界効果型トランジスタのしきい値電圧（Ｖｔ）が上昇して、素子を低電圧駆動する際の障害となりやすい。これを回避する方法の１つとして、ゲート電極にメタルリッチシリサイドを形成し、ゲート絶縁膜まで、メタルの組成比の大きいシリサイドを形成する方法が知られている。これにより、メタル本来の仕事関数に近い値に、ゲートの実行仕事関数を制御することが可能となる。
第５実施形態では、上記のように、半導体装置１６０では、ｐ型の電界効果型トランジスタ１７０のゲート電極４７を白金によりシリサイド化することによって、容易に、ゲート電極４７に空乏層ができるのを抑制するとともに、ｐ型の電界効果型トランジスタ１７０のゲート用の仕事関数を実現することができる。また、ｎ型の電界効果型トランジスタ１８０に反応抑制層８ｃを設けることによって、ゲート電極５０の表面から反応抑制層８ｃまでがシリサイド化されるので、ゲート電極５０に空乏層ができるのを抑制することができる。また、反応抑制層８ｃ下の半導体層４９は、ゲート電極５０に比べてメタル組成比の小さいシリサイドが形成されるので、容易に、ｎ型の電界効果型トランジスタ１８０のゲート用の仕事関数を実現することができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１〜第５実施形態では、窒化チタン（ＴｉＮ）からなる反応抑制層を形成する例を示したが、本発明はこれに限らず、窒化タンタル（ＴａＮ）からなる反応抑制層を形成してもよい。
また、上記第１〜第５実施形態では、エミッタ電極（コバルトシリサイド膜９ａ）として、シリコンにコバルトをシリサイド化反応させたコバルト（Ｃｏ）シリサイド膜を形成した例を示したが、本発明はこれに限らず、チタン（Ｔｉ）またはニッケル（Ｎｉ）をシリコンとシリサイド化させたシリサイド膜を形成してもよい。
また、上記第１〜第５実施形態では、エミッタ電極（コバルトシリサイド膜９ａ）として、シリコンにコバルトをシリサイド化反応させたコバルト（Ｃｏ）シリサイド膜を形成した例を示したが、本発明はこれに限らず、金属にシリコンをシリサイド化させてエミッタ電極を形成してもよいし、シリコンの代わりにゲルマニウム（Ｇｅ）を用いてエミッタ電極を形成してもよい。
本発明の第１実施形態によるバイポーラトランジスタの断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第２実施形態によるバイポーラトランジスタの断面図である。 本発明の第３実施形態による半導体装置の断面図である。 本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第４実施形態による半導体装置の断面図である。 本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第５実施形態による半導体装置の断面図である。
符号の説明
７ 拡散層（エミッタ層）
８、８ｂ 反応抑制層（第１反応抑制層）
９ａ コバルトシリサイド膜（エミッタ電極）
１３ 多結晶シリコン膜（第２半導体層）
３３、３３ｂ、４５、４６ ゲート絶縁膜
３４、４７、５０ ゲート電極
４９ 半導体層（第３半導体層）

Claims (14)

  1. エミッタ層と、
    前記エミッタ層の表面上に形成され、金属と半導体との金属半導体化合物からなるエミッタ電極と、
    前記エミッタ層と前記エミッタ電極との間に形成され、前記エミッタ電極から拡散される前記金属の透過を抑制する第１反応抑制層とを備える、半導体装置。
  2. 前記金属半導体化合物は、金属珪化物を含む、請求項１に記載の半導体装置。
  3. 前記第１反応抑制層は、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）を含む、請求項１または２に記載の半導体装置。
  4. 前記第１反応抑制層は、多結晶または微結晶により形成される、請求項３に記載の半導体装置。
  5. 前記エミッタ層と、前記第１反応抑制層との間に形成され、不純物を含有する第２半導体層をさらに備える、請求項１〜４のいずれか１項に記載の半導体装置。
  6. ゲート絶縁膜と、
    前記ゲート絶縁膜の表面上に形成され、前記エミッタ電極を構成する前記金属半導体化合物と同じ材質の金属半導体化合物を含むゲート電極と、
    前記ゲート絶縁膜と前記ゲート電極との間に形成され、前記ゲート電極から拡散される金属の透過を抑制する第２反応抑制層とをさらに備える、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記ゲート絶縁膜と前記第２反応抑制層との間に形成され、不純物を含有する第３半導体層をさらに備える、請求項６に記載の半導体装置。
  8. エミッタ層を形成する工程と、
    前記エミッタ層の表面上に、金属の透過を抑制する第１反応抑制層を形成する工程と、
    前記第１反応抑制層の形成後に、前記第１反応抑制層の表面上に、金属と半導体との金属半導体化合物からなるエミッタ電極を形成する工程とを備える、半導体装置の製造方法。
  9. 前記金属と半導体との金属半導体化合物からなるエミッタ電極を形成する工程は、前記第１反応抑制層の表面上にシリコン層を形成した後、前記シリコン層を金属と熱反応させることにより金属珪化物からなるエミッタ電極を形成する工程を含む、請求項８に記載の半導体装置の製造方法。
  10. 前記第１反応抑制層は、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）から形成されている、請求項８または９に記載の半導体装置の製造方法。
  11. 前記第１反応抑制層を形成する工程に先立って、前記エミッタ層の表面上に、不純物を含有する第２半導体層を形成する工程をさらに備える、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面上に、金属の透過を抑制する第２反応抑制層を形成する工程と、
    前記第２反応抑制層の形成後に、前記第２反応抑制層の表面上に、前記エミッタ電極を構成する前記金属半導体化合物と同じ材質の金属半導体化合物を含むゲート電極を形成する工程とをさらに備える、請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第１反応抑制層と前記第２反応抑制層とは、同一の工程によって形成される、請求項１２に記載の半導体装置の製造方法。
  14. 前記第２反応抑制層を形成する工程に先立って、前記ゲート電極の表面上に、不純物を含有する第３半導体層を形成する工程をさらに備える、請求項１２または１３に記載の半導体装置の製造方法。
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