JP4515077B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4515077B2 JP4515077B2 JP2003383293A JP2003383293A JP4515077B2 JP 4515077 B2 JP4515077 B2 JP 4515077B2 JP 2003383293 A JP2003383293 A JP 2003383293A JP 2003383293 A JP2003383293 A JP 2003383293A JP 4515077 B2 JP4515077 B2 JP 4515077B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicide
- silicon
- source
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
ゲート電極の抵抗を更に低減化するため,シリサイドより抵抗の低い金属でゲートを作成する提案もある。当初,シリコン層で使い捨てゲートを形成し,その後シリコンをアルミニウムに置換して置換アルミニウムゲート電極を形成する提案もある(特許文献3)。
本発明の他の目的は,ゲートをフルシリサイデーションすると共に、ソース/ドレイン領域ではシリサイド層の深さを抑制することのできる半導体装置とその製造方法を提供することである。
シリコン基板上にゲート絶縁層とシリコン層と絶縁キャップ層の積層で絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、
前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に,ソース/ドレイン領域を形成する工程と,
前記ソース/ドレイン領域が露出した状態で、前記シリコン基板上に第1の金属層を形成し、熱力学的に安定なシリサイドを形成できる第1の温度で第1のシリサイド化反応を行わせ,前記ソース/ドレイン領域に熱力学的に安定な第1のシリサイド層を形成する工程と、
前記絶縁キャップ層を除去し,前記第1のシリサイド層が露出された前記シリコン基板上に前記第1の金属層の金属と同一金属の第2の金属層を形成し,前記第1の温度より低く、前記第1のシリサイド層に影響を与えず、かつ前記第1シリサイド層と相が異なるシリサイドを形成できる、第2の温度で第2のシリサイド化反応を行なわせ,前記第1シリサイド層より厚く、第1シリサイド層と相の異なる第2シリサイド層を形成して前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース/ドレイン領域の第1のシリサイド層の深さは実質的に増加させない工程と、
を含む半導体装置の製造方法
が提供される。
図1Aに示すように、シリコン基板1の表面にスパッタリングにより厚さ10nmのニッケル層22を成膜した。
図1Dに示すように、NiSi2層を形成しないシリコン基板1の上に、厚さ50nmのニッケル層24を形成したサンプルも作成した。このサンプルをssと呼ぶ。
図2Aに示すように、シリコン基板1の表面上に熱酸化により厚さ2nmの酸化シリコン層を形成し、ゲート絶縁膜2を形成する。ゲート絶縁膜2の上に、厚さ50nmのポリシリコン層25を熱CVDにより成膜する。ポリシリコン層25の上に、厚さ20nmの酸化シリコン層を形成し、絶縁キャップ層26とする。絶縁キャップ層26の上に、リソグラフィによりレジストパターンRPを作成する。レジストパターンRPをマスクとし、絶縁キャップ層26、ポリシリコン層25をプラズマエッチングし、ゲート電極形状にパターニングする。この後レジストパターンRPは除去し、希HFによりゲート電極周辺のゲート絶縁膜2を除去する。
図2Cに示すように、窒化シリコン膜を熱CVDにより成膜し、プラズマによる全面エッチングを行って絶縁ゲート構造の側面にのみサイドウォール28を残す。絶縁ゲート構造及びサイドウォール28をマスクとし、Bをイオン注入してソース/ドレイン領域29を形成する。イオン注入条件は、例えば加速エネルギ6keV、ドーズ量6E15(6×1015)cm−2である。RTA装置を用い、例えば1000℃、1秒のアニールを行ってイオン注入した不純物の活性化を行なう。
図2Fに示すように、絶縁ゲート構造の絶縁キャップ層26を希HFによるウエットエッチングで除去する。なお、ウエットエッチングに代え、プラズマエッチングにより絶縁キャップ層26を除去してもよい。
RTA装置を用い、400℃、1分間のアニールを行い、シリサイド化反応を生じさせる。絶縁ゲート構造のポリシリコン層25は、シリサイド化反応によりNiSiに変換される。NiSi2層31は、熱力学的に安定な層であり、400℃の温度では、これ以上のシリサイド化反応は生じない。ゲート電極のポリシリコン層25をフルシリサイデーションすることが容易となる。
上述の実施例においては、第1のシリコン表面を露出し、第2のシリコン表面を絶縁層で覆った状態で表面にシリサイド化可能な金属層を形成し、第1の温度で第1のシリサイド層を形成し、その後第2のシリコン表面を覆う絶縁キャップ層を除去し、基板上にシリサイド化可能な金属層を形成し、第1のシリサイド層に影響を与えない、第1の温度より低い第2温度でシリサイド化反応を生じさせ、第2のシリコン領域にのみ深いシリサイド領域を形成した。第1のシリサイド領域と第2のシリサイド領域とを同一金属を用いて形成したが、異なる金属を用いることもできる。異なる金属を用いる場合は、温度選択等の自由度が向上する。
図3Aに示すように、シリコン基板1の表面に熱酸化により酸化シリコンのゲート絶縁膜2を形成する。ゲート絶縁膜2の上にポリシリコン層3を成膜し、レジストパターンを用いてパターニングする。この状態で、n型不純物をイオン注入し、エクステンション4を形成する。ゲート電極のポリシリコン層3にも不純物が注入される。
図3Eに示すように、ポリシリコン層3が露出した状態で基板上にニッケル層13をスパッタリングで成膜する。この状態で、RTA装置を用い、400℃、60秒間のアニーリングを行い、ニッケル層13とシリコンとのシリサイド化反応を生じさせる。ゲート電極のポリシリコン層3においては、シリコン層が直接ニッケル層13と接し、シリサイド化反応が進む。ソース/ドレイン領域8においては、表面に既に形成したコバルトシリサイド領域11が存在するため、ニッケル層13からのニッケルの拡散が抑制される。このため、ポリシリコン層3がフルシリサイデーションされた状態でも、ソース/ドレイン領域8表面においては薄いCoNiSi層14が形成されるのみである。
シリコン中の固相拡散温度が高い金属を用い、ソース/ドレイン領域にシリサイド領域を形成した後、ゲート電極のシリコン層を露出し、シリコン中の固相拡散温度が低い金属とのシリサイド化反応を行なわせることにより、ゲート電極をフルシリサイデーションし、かつソース/ドレイン領域のシリサイド領域の深さを制限することが容易となる。Co、Niに限らず、固相拡散温度が異なる金属の組は他にも用いることができる。
図5Aに示すように、シリコン基板1表面上に熱酸化により厚さ2nmの酸化シリコン層2を形成し、続いて熱CVDにより厚さ50nmのポリシリコン層25を成膜する。ポリシリコン層25の上に、さらに熱CVDにより厚さ20nmの酸化シリコン層からなる絶縁キャップ層26を成膜する。レジストマスクを用いて絶縁キャップ層26、ポリシリコン層25の積層をパターニングし、ゲート電極周辺のゲート絶縁膜2を希HFにより除去する。Bのイオン注入を行ない、浅いエクステンション27を形成する。
図5Gは、シリサイド化反応を行い、未反応のニッケル層を除去したシリコン基板の断面構造を概略的に示す。ゲート電極がNiSi層40のフルシリサイデーションで形成され、ソース/ドレイン領域29にはNiSi層41が形成される。NiSi層41の底面は、ソース/ドレイン領域29の接合面から十分な距離離され、リーク電流を低減する。
図6Aに示すように、シリコン基板1に素子分離領域を形成し、pチャネルMOSFET用のnウエル44、nチャネルMOSFET用のpウエル45を形成する。シリコン基板1表面上に例えば厚さ2nmの酸化シリコン層で形成されたゲート絶縁膜を形成し、その上に厚さ50nmのポリシリコン層25を成膜する。nチャネルMOSFET領域において、ポリシリコン層25の上に、例えば厚さ20nmの絶縁キャップ層となる酸化シリコン層26を成膜する。リソグラフィによりレジストパターンRP1をnチャネルMOSFETのゲート電極形状にパターニングする。レジストパターンRP1をマスクとし、絶縁キャップ層26をゲート電極形状にエッチングする。その後レジストパターンRP1は除去する。
図7Aに示すように、図6A−6C同様の工程を行い、pチャネルMOSFETにはp型ポリシリコン層25p、nチャネルMOSFETにおいてはポリシリコン層25の表面を絶縁キャップ層26が覆っている構造を作成する。この状態で、ドープドシリコン層60の成膜を行う。その後、化学機械研磨(CMP)を行い、pチャネルMOSFETのp型ポリシリコン層25p表面を露出させる。なお、CMPのエッチングレートの差により、nチャネルMOSFETのポリシリコン層25表面の絶縁キャップ層26は残す。
図7Eに示すように、nチャネルMOSFETにおいては、ポリシリコン層25がアルミニウム置換され、アルミニウムゲート電極66が形成される。pチャネルMOSFETにおいては、ニッケルリッチなシリサイドゲート電極64がそのまま保持される。その後アルミニウム層65をパターニングして電極を形成する。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
(付記1)(1) シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に、第1の温度のシリサイド化反応で形成された第1シリサイド層のゲート電極と、
前記ゲート電極両側の前記シリコン基板に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域内に、前記第1の温度より高い第2の温度のシリサイド化反応で形成された第2シリサイド層のソース/ドレインシリサイド領域と、
を有する半導体装置。
(付記4)(3) 前記第1シリサイド層の金属と前記第2シリサイド層の金属は,異なる価数の同一金属である付記1記載の半導体装置。
(付記6) 前記第1シリサイド層はNiSi層であり、前記第2シリサイド層はNiSi2層である付記4記載の半導体装置。
前記シリコン基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に、1種類のシリサイド層で形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域内に、2種類のシリサイド層で形成されたソース/ドレインシリサイド領域と、
を有する半導体装置。
前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、
前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に,ソース/ドレイン領域を形成する工程と,
前記ソースドレイン領域が露出した状態で、前記シリコン基板上に第1の金属層を形成し,第1の温度で第1のシリサイド化反応を行わせ,前記ソース/ドレイン領域に第1のシリサイド層を形成する工程と、
前記絶縁キャップ層を除去し,前記シリコン基板上に第2の金属層を形成し,前記第1の温度より低い第2の温度で第2のシリサイド化反応を行なわせ,前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース/ドレイン領域の第1のシリサイド層の深さは実質的に増加させない工程と、
を含む半導体装置の製造方法。
(付記12) 前記第1の温度は550℃以上であり,前記第2の温度は400℃以下である付記11記載の半導体装置の製造方法。
(付記14) 前記第1の金属層,第2の金属層はニッケル層であり、前記第1の温度は750℃以上であり,前記第2の温度は400度以下である付記13記載の半導体装置の製造方法。
前記ポリシリコン層の表面に第1の加速エネルギでp型不純物を高濃度にドープする工程と、
前記ポリシリコン層,ゲート絶縁層をパターニングし,ゲート電極を形成すると共に,その両側に基板シリコン表面を露出する工程と,
前記露出した基板シリコン表面に前記第1の加速エネルギより高い第2の加速エネルギでp型不純物を深くイオン注入する工程と、
シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を含む半導体装置の製造方法。
(付記17) さらに、前記ポリシリコン層表面及び前記基板シリコン表面からシリサイド化反応を行なう工程を含む付記15記載の半導体装置の製造方法。
前記絶縁キャップ層、前記ポリシリコン層,ゲート絶縁層をパターニングし,ゲート電極を形成すると共に,その両側に基板シリコン表面を露出する工程と,
前記露出した基板シリコン表面に不純物をイオン注入する工程と、
シリコン層を、前記基板シリコン表面上に成長する工程と、
前記絶縁キャップ層を除去する工程と、
前記ポリシリコン層表面及び前記基板シリコン表面からシリサイド化反応を行なう工程と、
を含む半導体装置の製造方法。
前記絶縁キャップ層をパターニングし,前記nチャネルMOSFET領域のゲート電極形状に残す工程と、
前記pチャネルMOSFET領域のポリシリコン層上にゲート電極形状のレジストパターンを形成し,前記レジストパターンと前記絶縁キャップ層をマスクとして、前記ポリシリコン層,ゲート絶縁層をパターニングし,ゲート電極を形成すると共に,その両側に基板シリコン表面を露出する工程と,
前記露出した基板シリコン表面およびpチャネルMOSFETのポリシリコンゲート電極表面からシリサイド化反応を行い,メタルリッチのシリサイド領域を形成する工程と、
前記シリサイド領域を覆って,絶縁層を形成する工程と、
前記絶縁層,前記絶縁キャップ層を貫通して,前記ゲート電極に達するコンタクト孔を形成する工程と、
前記コンタクト孔を埋め込んで,アルミニウム層を形成する工程と、
アニーリングを行い,前記nチャネルMOSFETのゲート電極をアルミニウムで置換する工程と、
を含む半導体装置の製造方法。
前記絶縁キャップ層をパターニングし,前記nチャネルMOSFET領域のゲート電極形状に残す工程と、
前記pチャネルMOSFET領域のポリシリコン層上にゲート電極形状のレジストパターンを形成し,前記レジストパターンと前記絶縁キャップ層をマスクとして、前記ポリシリコン層,ゲート絶縁層をパターニングし,ゲート電極を形成すると共に,その両側に基板シリコン表面を露出する工程と,
前記ゲート電極を埋め込むシリコン層を基板上に成長する工程と、
前記シリコン層を化学機械研磨し、前記nチャネルMOSFETの絶縁キャップ層は残し,前記pチャネルMOSFETのゲート電極を露出する工程と、
前記シリコン層表面およびpチャネルMOSFETのポリシリコンゲート電極表面からシリサイド化反応を行い,メタルリッチのシリサイド領域を形成する工程と、
前記シリサイド領域を覆って,絶縁層を形成する工程と、
前記絶縁層,前記絶縁キャップ層を貫通して,前記ゲート電極に達するコンタクト孔を形成する工程と、
前記コンタクト孔を埋め込んで,アルミニウム層を形成する工程と、
アニーリングを行い,前記nチャネルMOSFETのゲート電極をアルミニウムで置換する工程と、
を含む半導体装置の製造方法。
2 ゲート絶縁層
3 ポリシリコン層
4 イクステンション
5 絶縁キャップ層
6 絶縁サイドウォール
8 ソース/ドレイン領域
10 コバルト層
11 コバルトシリサイド領域
13 ニッケル層
14 コバルトニッケルシリサイド領域
22、24 ニッケル層
23 NiSi2層
25 ポリシリコン層
26 絶縁キャップ層
28 サイドウォール
29 ソース/ドレイン領域
30 ニッケル層
31 NiSi2領域
32 ニッケル層
33 NiSiゲート電極
35 ポリシリコン層
37 シリコン層
39 ニッケル層
40、41 NiSi領域
44 nウエル
45 pウエル
46、47 エクステンション
49、50 ソース/ドレインコンタクト領域
51 ニッケル層
52、53 (Niリッチな)ニッケルシリサイド領域
55 層間絶縁膜
57 Al層
59 置換Al領域
62 ニッケル層
63、64 (Niリッチな)ニッケルシリサイド領域
65 Al層
66 置換Al領域
Claims (4)
- シリコン基板上にゲート絶縁層とシリコン層と絶縁キャップ層の積層で絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、
前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に,ソース/ドレイン領域を形成する工程と,
前記ソース/ドレイン領域が露出した状態で、前記シリコン基板上に第1の金属層を形成し、熱力学的に安定なシリサイドを形成できる第1の温度で第1のシリサイド化反応を行わせ,前記ソース/ドレイン領域に熱力学的に安定な第1のシリサイド層を形成する工程と、
前記絶縁キャップ層を除去し,前記第1のシリサイド層が露出された前記シリコン基板上に前記第1の金属層の金属と同一金属の第2の金属層を形成し,前記第1の温度より低く、前記第1のシリサイド層に影響を与えず、かつ前記第1シリサイド層と相が異なるシリサイドを形成できる、第2の温度で第2のシリサイド化反応を行なわせ,前記第1シリサイド層より厚く、第1シリサイド層と相の異なる第2シリサイド層を形成して前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース/ドレイン領域の第1のシリサイド層の深さは実質的に増加させない工程と、
を含む半導体装置の製造方法。 - 前記第1シリサイド層は、ダイシリサイドで形成され、前記第2シリサイド層はモノシリサイドで形成される請求項1記載の半導体装置の製造方法。
- 前記第1の金属層、前記第2の金属層は、ニッケル,コバルトのいずれか1種で形成される請求項1または2記載の半導体装置の製造方法。
- 前記第1の金属層,前記第2の金属層はニッケル層である請求項3記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003383293A JP4515077B2 (ja) | 2003-11-13 | 2003-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003383293A JP4515077B2 (ja) | 2003-11-13 | 2003-11-13 | 半導体装置の製造方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006280187A Division JP4744413B2 (ja) | 2006-10-13 | 2006-10-13 | 半導体装置の製造方法 |
JP2009000315A Division JP4983810B2 (ja) | 2009-01-05 | 2009-01-05 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005150267A JP2005150267A (ja) | 2005-06-09 |
JP2005150267A5 JP2005150267A5 (ja) | 2006-10-12 |
JP4515077B2 true JP4515077B2 (ja) | 2010-07-28 |
Family
ID=34692054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003383293A Expired - Fee Related JP4515077B2 (ja) | 2003-11-13 | 2003-11-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4515077B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7705405B2 (en) * | 2004-07-06 | 2010-04-27 | International Business Machines Corporation | Methods for the formation of fully silicided metal gates |
JP2007067225A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
US7723176B2 (en) | 2005-09-01 | 2010-05-25 | Nec Corporation | Method for manufacturing semiconductor device |
JP4864498B2 (ja) * | 2006-03-15 | 2012-02-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2008016475A (ja) * | 2006-07-03 | 2008-01-24 | Renesas Technology Corp | 半導体装置 |
JP5222520B2 (ja) * | 2007-10-11 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4635070B2 (ja) * | 2008-03-28 | 2011-02-16 | 株式会社東芝 | 半導体装置 |
JP2009295931A (ja) * | 2008-06-09 | 2009-12-17 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
JP2011119606A (ja) * | 2009-12-07 | 2011-06-16 | Sen Corp | 半導体装置の製造方法 |
JP2012049286A (ja) | 2010-08-26 | 2012-03-08 | Sen Corp | 半導体装置の製造方法 |
JP5944285B2 (ja) | 2012-09-18 | 2016-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2017079272A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04299825A (ja) * | 1991-03-28 | 1992-10-23 | Toshiba Corp | 半導体装置の製造方法 |
US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
JP2002319670A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Epson Corp | Mos型トランジスタ及びその製造方法 |
JP2002373903A (ja) * | 2001-04-30 | 2002-12-26 | Samsung Electronics Co Ltd | 自己整列シリサイド技術を用いるmosトランジスタの製造方法 |
JP2004273556A (ja) * | 2003-03-05 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-11-13 JP JP2003383293A patent/JP4515077B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04299825A (ja) * | 1991-03-28 | 1992-10-23 | Toshiba Corp | 半導体装置の製造方法 |
US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
JP2002319670A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Epson Corp | Mos型トランジスタ及びその製造方法 |
JP2002373903A (ja) * | 2001-04-30 | 2002-12-26 | Samsung Electronics Co Ltd | 自己整列シリサイド技術を用いるmosトランジスタの製造方法 |
JP2004273556A (ja) * | 2003-03-05 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2005150267A (ja) | 2005-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7078285B1 (en) | SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material | |
JP5672334B2 (ja) | 半導体装置の製造方法 | |
JP4313065B2 (ja) | シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法 | |
US7737468B2 (en) | Semiconductor devices having recesses filled with semiconductor materials | |
US20060199324A1 (en) | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors | |
JP2008235568A (ja) | 半導体装置およびその製造方法 | |
US7271455B2 (en) | Formation of fully silicided metal gate using dual self-aligned silicide process | |
JP2006351581A (ja) | 半導体装置の製造方法 | |
JPWO2007026677A1 (ja) | 半導体装置の製造方法 | |
JP4515077B2 (ja) | 半導体装置の製造方法 | |
JP2007157744A (ja) | 半導体装置および半導体装置の製造方法 | |
JP3998665B2 (ja) | 半導体装置およびその製造方法 | |
JPH11284179A (ja) | 半導体装置およびその製造方法 | |
US20070099407A1 (en) | Method for fabricating a transistor using a low temperature spike anneal | |
JP3874716B2 (ja) | 半導体装置の製造方法 | |
JP2006202860A (ja) | 半導体装置及びその製造方法 | |
JP2009117621A (ja) | 半導体装置及びその製造方法 | |
JP4744413B2 (ja) | 半導体装置の製造方法 | |
JP4983810B2 (ja) | 半導体装置の製造方法 | |
JP2008117842A (ja) | 半導体装置、およびその製造方法 | |
JP5194732B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2008124441A (ja) | 半導体装置の製造方法 | |
JP2006352127A (ja) | 複数の熱処理によって自己整列されたシリサイド膜を形成する方法 | |
JP5023425B2 (ja) | 半導体装置とその製造方法 | |
JP2005243664A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060825 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080905 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090105 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091117 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100215 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100512 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4515077 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |