JP2006202860A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ゲート電極中への砒素のイオン注入を抑制することができる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上の素子形成領域にゲート絶縁膜を介して形成された砒素を含むシリコン膜５とＮｉシリサイド層１１の積層構造からなるゲート電極５と、ゲート電極５の側面に形成された絶縁膜６、７からなるサイドウォール８と、ゲート電極５の両側の素子形成領域に形成された砒素を含むソース及びドレイン層９、１０と、ソース及びドレイン層９、１０上に形成されたＮｉシリサイド層１１′とを備えている。また、ゲート電極５内に含まれる砒素のピーク濃度が、ソース及びドレイン層９、１０に含まれる砒素のピーク濃度の１０分の１以下であることを特徴としている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関するものである。
近年、半導体装置の高集積化に伴い、それを構成するＭＯＳＦＥＴも微細化されてきている。この微細化に伴い、配線幅は減少し、ソース／ドレイン拡散層の深さは浅くなってきている。このため、配線や拡散層などの電気抵抗が大きくなり、信号伝播遅延を増大させる一つの原因となっている。このような電気抵抗の増大をなくすために、まず、高濃度拡散領域では、縦方向、横方向とともに急峻な濃度傾斜の不純物分布が必要であり、さらには、低抵抗のシリサイドを自己整合的にゲート電極や拡散層上に形成する方法がとられている。
前者で述べた急峻な濃度傾斜を持った高濃度拡散領域の形成には、ｎＭＯＳＦＥＴにおいては、砒素を不純物として用いることにより達成できる。しかし、後者で述べたシリサイド形成において、高濃度の不純物、特に砒素がドープされたシリコン基板上にシリサイド形成を行うと、不規則なシリサイド層が形成されることが報告されている（例えば、非特許文献1参照。）。例えば、高濃度不純物のイオン注入に砒素を用い、シリサイド層形成にＮｉシリサイドを形成するときに、砒素を含むシリコン基板上にＮｉを堆積させ、熱処理によってシリサイド化すると、シリコン基板上のシリサイド層に、Ｎｉシリサイドだけでなく、ＮｉやＳｉ、Ｏそして砒素を含んだ化合物が形成され、不規則なシリサイド層が形成される。
従来のＣＭＯＳプロセスでは、高濃度不純物のイオン注入を、高濃度拡散層の形成とゲート電極中へのドーピングを同時に行っている。そのため、ゲート電極にも高濃度拡散層と同程度の砒素がドープされていることになり、ゲート電極上にＮｉシリサイド形成を行うと、ゲート電極上にも不規則なシリサイド層が過剰に形成されてしまう。このシリサイド形成はゲート電極のシリコン層よりもシリサイド層の方が厚く形成されてしまうばかりでなく、ゲート電極全体にまでシリサイド化が及ぶ可能性があり、シリサイド成膜が良好に行われない。また、ゲート電極中へのドーピングも高濃度拡散層形成と同時に行っていることから、ゲート電極中に最適な濃度のイオンが注入されないという問題点もある。
さらに、このゲート電極の過剰なシリサイド化は、シリサイドシート抵抗のばらつきや、Ｎｉシリサイドがゲート電極全体に達し、ゲート絶縁膜に接することでゲート電極の仕事関数が変わり、閾値電圧がシフトしたり、また閾値電圧がばらついたりしてしまう。よって、半導体装置の信頼性を著しく低下させてしまう。
T.Ohguro, T. Morimoto, Y. Ushiku, and H. Iwai "Analysis of Anomalously Large Junction Leakage Current of Nickel Silicided N-Type Diffused Layer and Its Improvement" Extended Abstract of the 1993 International Conference on Solid State Devices and Materials, 1993, p.192-194.
本発明では、ゲート電極中への砒素のイオン注入を抑制することができる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、半導体基板上の素子形成領域にゲート絶縁膜を介して形成された砒素を含むポリシリコン膜と第1のＮｉシリサイド層の積層構造からなるゲート電極と、前記ゲート電極の側面に形成された絶縁膜からなるサイドウォールと、前記ゲート電極の両側の素子形成領域に形成された砒素を含むソース及びドレイン層と、前記ソース及びドレイン層上に形成された第２のＮｉシリサイド層とを備え、前記ゲート電極内に含まれる砒素のピーク濃度が、前記ソース及びドレイン層に含まれる砒素のピーク濃度の１０分の１以下であることを特徴としている。
本発明によれば、ゲート電極中への砒素のイオン注入を抑制することができる。
以下、本発明の実施例について、図面を参照して説明する。
図１は、本発明の実施例１に係る半導体装置の構造を示す断面図である。
本実施例の半導体装置は、半導体基板１に絶縁膜からなる素子分離領域２が形成され、その素子分離領域２間の素子形成領域にウェル領域３が形成されている。素子形成領域のウェル領域３上には、シリコン酸化膜からなるゲート絶縁膜４を介してゲート電極５としてのポリシリコン膜が形成されている。ここで、ゲート電極５内には、ＭＯＳトランジスタの動作に適した不純物が注入されている。さらに、ゲート電極５両側面には、シリコン窒化膜６とシリコン酸化膜７によるサイドウォール８が形成されている。ここで、サイドウォール８をシリコン窒化膜６とシリコン酸化膜７の２種類で形成していたが、シリコン酸化膜７のみでサイドウォール８を形成してもかまわない。また、ウェル領域３中のゲート電極５両側には不純物として砒素をイオン注入した浅いソース／ドレイン拡散層９と、浅いソース／ドレイン拡散層９、さらに、より外側のウェル領域中３のサイドウォール８の両側には不純物として砒素をイオン注入した深いソース／ドレイン拡散層１０が形成されている。また、ゲート電極５及び深いソース／ドレイン拡散層１０上にはＮｉシリサイド１１、１１′が形成されている。
ここで、図２に本発明の実施例１に係る半導体装置のゲート電極５及び深いソース／ドレイン拡散層１０内の砒素の濃度分布を示す。縦軸はゲート電極５及び深いソース／ドレイン拡散層１０に含まれる砒素の濃度、横軸はゲート電極５及び深いソース／ドレイン拡散層１０表面からの深さを表している。図中のゲート電極５及び深いソース／ドレイン拡散層１０の濃度分布のピーク値をピーク濃度としている。ゲート電極５内に含まれる砒素のピーク濃度は、点線で示すように、実線の深いソース／ドレイン拡散層１０内に含まれる砒素のピーク濃度よりも少ない。ゲート電極５内の砒素のピーク濃度は、１Ｅ１９ｃｍ−３以下で、イオン注入条件ではドーズ量が１Ｅ１３ｃｍ−２程度でＮｉやＳｉ、Ｏそして砒素からなる不規則なシリサイド層形成の原因となる砒素の影響をほとんど受けない砒素のピーク濃度である。ゲート電極５内にはその他にもＭＯＳトランジスタの動作に適したリンなどの不純物が注入されている。深いソース／ドレイン拡散層１０内に含まれる砒素のピーク濃度は、１Ｅ２０ｃｍ−３以上で、浅いソース／ドレイン拡散層と深いソース／ドレイン拡散層１０形成における２度のイオン注入によって達する砒素のピーク濃度である。また、ゲート絶縁膜４にはシリコン酸化膜を用いていたが、ＳｉＯＮやＳｉＮなどの低誘電率膜、さらには高誘電体膜を用いてもよい。また、ゲート電極５には、ポリシリコン膜を用いていたが、ポリシリコンゲルマニウムを用いもよい。
以上の構成により、ゲート電極５中に含まれる砒素のピーク濃度が、深いソース／ドレイン拡散層１０内に含まれる砒素のピーク濃度より少なく、砒素を抑制した最適な量の不純物がゲート電極５にイオン注入されているので、ゲート電極５上のＮｉシリサイドはＮｉやＳｉ、Ｏそして砒素からなる不規則なシリサイド層を形成することなく、Ｎｉシリサイドのみからなる正常なＮｉシリサイドを成膜することができ、半導体装置の信頼性を上げることができる。
次に本実施例における半導体装置の製造工程を示す。図３はその製造工程を示す半導体装置の断面図である。
まず、図３（ａ）に示すように、半導体基板１にトレンチ分離法（ＳＴＩ：Shallow Trench Isolation）や選択酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）などの素子分離法を用いて、深さ２００ｎｍ〜３５０ｎｍの溝に埋め込まれた絶縁膜からなる素子分離領域２を形成する。次に、その素子分離領域２間にある素子形成領域に膜厚２０ｎｍ以下の酸化膜を半導体基板表面に形成し、その後、ウェル領域３及びチャネル領域の形成のためイオン注入、短時間アニール（ＲＴＡ：Rapid Thermal Annealing）を行う。ここで、本実施例では拡散層に砒素のイオン注入、つまりｎＭＯＳを考えているので、ｐ型ウェル領域を形成する。イオン注入は、ウェル領域３にはボロンを加速電圧２６０ＫｅＶ、ドーズ量２．０Ｅ１３ｃｍ−２の条件で、チャネル領域には砒素を１００ＫｅＶ、１．５Ｅ１３ｃｍ−２の条件で行う。
次に、熱酸化法や化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などを用いて、ゲート絶縁膜４に用いるシリコン酸化膜を膜厚０．５ｎｍ〜６ｎｍ、ゲート電極５に用いるポリシリコン膜を膜厚５０ｎｍ〜２００ｎｍ堆積させる。その後、ゲート電極５の空乏化が十分に抑制される条件で、ポリシリコン膜５にリンを加速電圧５〜１０ＫｅＶ、ドーズ量３．０〜５．０Ｅ１５ｃｍ−２の条件でイオン注入する。
次に、堆積させたシリコン酸化膜５上に熱酸化法やＣＶＤ法などを用いて膜厚５０ｎｍ〜１００ｎｍのシリコン窒化膜１２を堆積させ、光リソグラフィ法やＸ線リソグラフィ法、電子ビームリソグラフィ法などによって、配線幅５ｎｍ〜１５０ｎｍのゲートパターニングを行い、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により、シリコン窒化膜１２及びシリコン酸化膜５をエッチングすることによってゲート電極５とゲート電極５上のキャップ膜１２を形成する。
ここで、ゲート絶縁膜４にはシリコン酸化膜を用いていたが、ＳｉＯＮやＳｉＮなどの低誘電率膜、さらには高誘電体膜を用いてもよい。また、ゲート電極５には、ポリシリコン膜を用いていたが、ポリシリコンゲルマニウムを用いもよい。
次に後酸化として熱酸化法により半導体基板上にシリコン酸化膜を膜厚０．５ｎｍ〜６ｎｍ形成した後、ゲート電極５をマスクとして砒素を１．０〜５．０ＫｅＶ、５．０Ｅ１４〜１．５Ｅ１５ｃｍ-2の条件で素子形成領域にイオン注入し、ＲＴＡ法によって活性化を行うことにより、深さ１０ｎｍ〜２０ｎｍの浅いソース／ドレイン拡散層９を形成する。また、場合によってはオフセットスペーサをゲート電極５側面に形成した後、浅いソース／ドレイン拡散層９の形成を行うことも考えられる。
次に、図３(ｂ)に示すように、ＣＶＤ法によってシリコン窒化膜６に続き、シリコン酸化膜７を半導体基板１上に堆積し、ＲＩＥ法により、シリコン酸化膜７、シリコン窒化膜６をエッチバックし、ゲート電極５両側面にサイドウォール８を形成する。また、シリコン窒化膜６の前にシリコン酸化膜７を堆積して、シリコン窒化膜６の下にシリコン酸化膜を形成することも考えられる。また、シリコン窒化膜６を形成せずにシリコン酸化膜７のみで形成することも考えられる。
次に、図３(ｃ)に示すように、ゲート電極５とサイドウォール８をマスクとして砒素を加速電圧５〜４０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2で、同時にリンを加速電圧５〜２０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2の条件で素子形成領域にイオン注入を行い、深さ４０ｎｍ〜１００ｎｍの深いソース／ドレイン拡散層１０を形成する。ここで、本発明の本実施例にかかる半導体基板中に注入された砒素イオンの濃度分布を図２に示すが、深いソース／ドレイン拡散層１０は砒素を含むため、急峻なプロファイルの形成が可能となり、Ｎｉシリサイドとｎ+シリコンとの間の界面抵抗を抑制することができる。このプロセスでは、砒素のイオン注入を行う場合、ゲート電極５上にはキャップ膜１２が形成されているため、ゲート電極５中への砒素のイオン注入は抑制され、ゲート電極５には砒素の影響がほとんど出ない１Ｅ１９ｃｍ−３以下の砒素のピーク濃度になる。また、深いソース／ドレイン拡散層１０の砒素のピーク濃度は、上記イオン注入条件で浅いソース／ドレイン拡散層と深いソース／ドレイン拡散層１０の形成で２度のイオン注入を半導体基板上に行っていることから、１Ｅ２０ｃｍ−３以上に達する。
続いて、図４（ａ）に示すようにゲート電極５上のキャップ膜１２の除去を行う。シリコン窒化膜１２の剥離は１５０〜１８０℃に加熱された燐酸でウェットエッチングする。また、ゲート電極５上のキャップ膜１２を除去する前にシリコン層、或いはシリコンゲルマニウム層を深いソース／ドレイン拡散層１０上に選択エピタキシャル成長させることも考えられる。これにより、深いソース／ドレイン拡散層１０を半導体基板上の初期表面から持ち上げることができるので、接合リーク電流を低減し、コンタクト抵抗を低減することができる。
続いて、図４（ｂ）に示すように、ＮｉスパッタによりＮｉを半導体基板１上に堆積させ、その後、シリサイデーションのためのＲＴＡを行う。この際、４００℃〜５００℃のＲＴＡを行って、Ｎｉシリサイド１１の形成を行う。その後、硫酸と過酸化水素水の混合溶液でエッチングしてＮｉサリサイドプロセスは完了する。この時、深いソース／ドレイン拡散層１０形成時にゲート電極５上のキャップ膜１２によってゲート電極５にイオン注入される砒素を抑制することができるので、ゲート電極５上にＮｉやＳｉ、Ｏそして砒素からなる化合物を含む不規則なシリサイド層が形成されるのを防ぐことができる。なお、Ｎｉスパッタ後に、ＴｉＮ膜を堆積することや、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００℃〜５００℃のＲＴＡを行うプロセス（２ｓｔｅｐ ａｎｎｅａｌ）も考えられる。
この後は、層間膜材に対してＲＩＥの選択比の高い膜をシリサイド膜上に形成する。層間絶縁膜としてＴＥＯＳ、ＢＰＳＧ、ＳｉＮ等を堆積し、平坦化のため化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を行う。その後、コンタクトホール形成のための露光工程を行い、レジストマスクのもとＲＩＥすることによってコンタクトホールを形成する。その後、バリアメタルとしてＴｉ、ＴｉＮを堆積し、Ｗを選択成長、或いはブランケットに形成した後、ＣＭＰプロセスを行う。最後に、配線となる金属を堆積した後、配線の露光工程を行うことによって半導体装置は形成される。
本実施例に示すように、深いソース／ドレイン拡散層１０を形成する前に、ゲート電極５上にキャップ膜１２としてシリコン窒化膜を形成しているので、深いソース／ドレイン拡散層１０を形成するときに、砒素をイオン注入しても、ゲート電極５中に注入される砒素は抑制される。そのため、ゲート電極５上にＮｉシリサイド１１を形成するときに、ＮｉやＳｉ、Ｏそして砒素からなる不規則なシリサイド膜が形成されることなく、ＮｉシリサイドのみからなるＮｉシリサイド１１だけを正常に成膜することができるので、半導体装置の信頼性を上げることができる。また、ゲート電極５中に注入される砒素をキャップ膜１２によって抑制することができるので、ゲート電極５のシリコン酸化膜堆積時に砒素をほとんど含まないリンなどの最適な量の不純物をイオン注入することができる。
図４に本実施例にかかる半導体装置の製造工程を示す断面図である。本実施例における実施例１との違いは、図５（ｃ）に示すように、ゲート電極５側面にあるサイドウォールが半導体基板１表面からシリコン酸化膜７、シリコン窒化膜６、シリコン酸化膜７’を順次堆積させた３層からなる積層構造で構成されていることである。ここで、サイドウォール８はシリコン酸化膜７を除いたシリコン窒化膜６、シリコン酸化膜７’を順次堆積させたものであってもかまわない。
本実施形態の製造工程を以下に示す。実施例１の図３（ａ）の形成までは、実施例１と同様であるので製造工程の説明は省略する。まず、図５(ａ)に示すようにＣＶＤ法などを用いてシリコン酸化膜７に続き、シリコン窒化膜６を半導体基板１上に堆積し、ＲＩＥ法により、シリコン窒化膜６、シリコン酸化膜７をエッチバックし、ウェル領域３上にゲート側壁を形成する。また、シリコン酸化膜７を堆積せず、シリコン窒化膜６のみでゲート側壁を形成することも考えられる。
次に、図５(ｂ)に示すように、ゲート電極５及びゲート側壁をマスクとして砒素を加速電圧５〜４０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2で、同時にリンを加速電圧５〜２０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2の条件でウェル領域３上にイオン注入し、さらに活性化させるためにＲＴＡを行うことにより深さ４０ｎｍ〜１００ｎｍの深いソース／ドレイン拡散層１０を形成する。深いソース／ドレイン拡散層１０は砒素を含むため急峻なプロファイルの形成が可能となり、Ｎｉシリサイドとｎ+シリコンとの間の界面抵抗を抑制することができる。このプロセスでは、砒素のイオン注入を行う場合、ゲート電極５上にはキャップ膜１２が形成されているため、ゲート電極５中への砒素のイオン注入は抑制される。
続いて、ゲート電極５上のキャップ膜１２の除去を行う前に、半導体基板１上にゲート側壁をカバーするためのシリコン酸化膜７’を堆積し、エッチバックすることでシリコン窒化膜６をカバーするための側壁膜をゲート側壁上に形成する。以上のシリコン窒化膜６とシリコン酸化膜７、７’の三層構造でサイドウォール８が形成される。次に、ゲート電極５上のキャップ膜１２の除去は１５０〜１８０℃に加熱された燐酸でウェットエッチングする。また、ゲート電極５上のキャップ膜１２を除去する前にシリコン層、或いはシリコンゲルマニウム層を深いソース／ドレイン拡散層１０上に選択エピタキシャル成長させることも考えられる。これにより、深いソース／ドレイン拡散層１０を半導体基板上の初期表面から持ち上げることができるので、接合リーク電流を低減し、コンタクト抵抗を低減することができる。
その後は、第１の実施形態に示すとおりで、図５（ｃ）のようにシリサイド形成を行うことによりゲート電極５及び深いソース／ドレイン拡散層１０上にＮｉシリサイド１１を形成することができる。
以上の構成により、深いソース／ドレイン拡散層１０を形成する前に、ゲート電極５上にキャップ膜１２としてシリコン窒化膜を形成することで、ゲート電極５にイオン注入される砒素を抑制することができるので、実施例１と同様の効果が期待できる。
図５に本実施例にかかる半導体装置の製造方法を示す断面図である。本実施例における実施例１との違いは、図６（ｃ）に示すように、ゲート電極５側面にあるサイドウォールが半導体基板１表面からシリコン酸化膜７、シリコン窒化膜６を順次堆積させていることである。実施例１のサイドウォールとは全く逆の構成をしている。ここで、サイドウォール８をシリコン窒化膜６とシリコン酸化膜７の２種類で形成していたが、シリコン窒化膜６のみでサイドウォール８を形成してもかまわない。
本実施形態の製造工程を以下に示す。まず、本実施例における実施例１との違いは、図６（ａ）に示すように、ゲート電極５上のキャップ膜をシリコン酸化膜１３で形成していることである。つまり、図６（ａ）が形成されるまでの工程は、実施例１の図３（ａ）に示したゲート電極５材の堆積の後のキャップ膜としてのシリコン窒化膜１２を堆積させる工程を、ここでは、５００Å〜1０００Åのシリコン酸化膜１３を堆積している。その後、実施例1に示すように、ゲート電極５の加工、後酸化を行い、場合によってはオフセットスペーサをゲート電極５側面に形成した後、砒素を１．０〜５．０ＫｅＶ、５．０Ｅ１４〜１．５Ｅ１５ｃｍ-2の条件で素子形成領域にイオン注入し、ＲＴＡ法によって活性化を行うことにより、深さ１０ｎｍ〜２０ｎｍの浅いソース及びドレイン拡散層９の形成を行う。
次に、図６（ｂ）に示すように、半導体基板１上にＣＶＤ法によってシリコン酸化膜６に続き、シリコン窒化膜７を堆積し、ＲＩＥ法により、シリコン窒化膜７に続きシリコン酸化膜６をエッチバックし、ゲート電極５両側面にサイドウォール８を形成する。ここで、シリコン酸化膜６を堆積せず、シリコン窒化膜７のみでゲート側壁を形成することも考えられる。
次に、図６（ｃ）に示すように、ゲート電極５及びサイドウォール８をマスクとして砒素を加速電圧５〜４０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2で、同時にリンを加速電圧５〜２０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2の条件で半導体基板１上にイオン注入し、さらに活性化させるためにＲＴＡを行うことにより深さ４０ｎｍ〜１００ｎｍの深いソース／ドレイン拡散層１０領域を形成する。深いソース／ドレイン拡散層１０は砒素を含むため急峻なプロファイルの形成が可能となり、Ｎｉシリサイドとｎ+シリコンとの間の界面抵抗を抑制することができる。このプロセスでは、砒素のイオン注入を行う場合、ゲート電極５中にはキャップ膜１３が形成されているため、ゲート電極５中への砒素のイオン注入は抑制される。
続いて、ゲート電極５上のキャップ膜１３の除去を行うが、シリコン酸化膜１３の剥離は希弗酸でウェットエッチングする。また、ゲート電極５上のキャップ膜１３を除去する前にシリコン層、或いはシリコンゲルマニウム層を深いソース／ドレイン拡散層１０上に選択エピタキシャル成長させることも考えられる。これにより、深いソース／ドレイン拡散層１０を半導体基板上の初期表面から持ち上げることができるので、接合リーク電流を低減し、コンタクト抵抗を低減することができる。
その後は、第１の実施形態に示すとおりで、図６（ｃ）のようにシリサイド形成を行うことによりゲート電極５及び深いソース／ドレイン拡散層１０上にＮｉシリサイド１１を形成することができる。
以上の構成により、深いソース／ドレイン拡散層１０を形成する前に、ゲート電極５上にキャップ膜１３としてシリコン酸化膜を形成することで、ゲート電極５にイオン注入される砒素を抑制することができるので、実施例１と同様の効果が期待できる。
図６に本実施例にかかる半導体装置の製造方法を示す断面図である。本実施例における実施例１との違いは、図７（ｃ）に示すように、ゲート電極５側面にあるサイドウォール８が半導体基板１表面からシリコン窒化膜６、シリコン酸化膜７、シリコン窒化膜６’を順次堆積させた３層からなる積層構造で構成されていることである。ここで、サイドウォール８を図７（ｄ）に示すように、シリコン窒化膜６のみでサイドウォール８を形成してもかまわない。
本実施形態の製造工程を以下に示す。実施例３の図７（ａ）の半導体装置の形成までは、実施例３と同様であるので製造工程の説明は省略する。まず、図６(ａ)に示すように、半導体基板１上にＣＶＤ法などを用いてシリコン酸化膜７に続き、シリコン窒化膜６を堆積し、ＲＩＥ法により、シリコン窒化膜６、シリコン酸化膜７をエッチバックし、ゲート電極５両側面にゲート側壁を形成する。
次に、図７(ｂ)に示すように、ゲート電極５及びゲート側壁をマスクとして砒素を加速電圧５〜４０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2で、同時にリンを加速電圧５〜２０ＫｅＶ、ドーズ量１．０Ｅ１５〜４．０Ｅ１５ｃｍ-2の条件でイオン注入し、さらに活性化させるためにＲＴＡを行うことにより深さ４０ｎｍ〜１００ｎｍの深いソース／ドレイン拡散層１０領域を形成する。深いソース／ドレイン拡散層１０は砒素を含むため急峻なプロファイルの形成が可能となり、Ｎｉシリサイドとｎ+シリコンとの間の界面抵抗を抑制することができる。このプロセスでは、砒素のイオン注入を行う場合、ゲート電極５上にはキャップ膜１２が形成されているため、ゲート電極５中への砒素のイオン注入は抑制される。
続いて、ゲート電極５上のキャップ膜１３の除去を行う前に、ゲート側壁をカバーするためのシリコン窒化膜６’を半導体基板１上に堆積し、エッチバックすることでシリコン酸化膜７をカバーするための側壁膜をゲート側壁上に形成する。以上のシリコン窒化膜６、６’とシリコン酸化膜７の三層構造でサイドウォール８が形成される。ここで、シリコン酸化膜７をカバーするために側壁膜を形成しない場合も考えられる。次に、ゲート電極５上のキャップ膜１３の除去は希弗酸でウェットエッチングする。また、ゲート電極５上のキャップ膜１３を除去する前にシリコン層、或いはシリコンゲルマニウム層を深いソース／ドレイン拡散層１０に選択エピタキシャル成長させることも考えられる。これにより、深いソース／ドレイン拡散層１０を半導体基板上の初期表面から持ち上げることができるので、接合リーク電流を低減し、コンタクト抵抗を低減することができる。
その後は、実施例１に示すとおりで、図７（ｃ）のようにシリサイド形成を行うことによりゲート電極５及び深いソース／ドレイン拡散層１０上にＮｉシリサイド１１を形成することができる。また、ゲート側壁をカバーする膜を形成しないプロセスでは、図７（ｄ）に示すように、外側のシリコン酸化膜がエッチングされた構造になる。
以上の構成により、深いソース／ドレイン拡散層１０を形成する前に、ゲート電極５上にキャップ膜１３としてシリコン酸化膜を形成することで、ゲート電極５にイオン注入される砒素を抑制することができるので、実施例１と同様の効果が期待できる。
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
本発明の実施例１に係る半導体装置の構造を示す断面図。 本発明の実施例1に係る半導体装置のゲート電極及び深いソース／ドレイン拡散層の砒素濃度分布図。 本発明の実施例１に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施例１に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施例２に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施例３に係る半導体装置の製造方法を工程順に示す断面図。 本発明の実施例４に係る半導体装置の製造方法を工程順に示す断面図。
符号の説明
１ 半導体基板
２ 素子分離領域
３ ウェル領域
４ ゲート絶縁膜（シリコン酸化膜）
５ ゲート電極（ポリシリコン膜）
６、６’ シリコン窒化膜
７、７’ シリコン酸化膜
８ サイドウォール
９ 浅いソース／ドレイン拡散層
１０ 深いソース／ドレイン拡散層
１１ Ｎｉシリサイド
１２ シリコン窒化膜（キャップ膜）
１３ シリコン酸化膜（キャップ膜）

Claims (6)

  1. 半導体基板上の素子形成領域にゲート絶縁膜を介して形成された砒素を含むポリシリコン膜と第1のＮｉシリサイド層の積層構造からなるゲート電極と、
    前記ゲート電極の側面に形成された絶縁膜からなるサイドウォールと、
    前記ゲート電極の両側の素子形成領域に形成された砒素を含むソース及びドレイン層と、
    前記ソース及びドレイン層上に形成された第２のＮｉシリサイド層とを備え、
    前記ゲート電極内に含まれる砒素のピーク濃度が、前記ソース及びドレイン層に含まれる砒素のピーク濃度の１０分の１以下であることを特徴とする半導体装置。
  2. 前記ゲート電極内に含まれる砒素のピーク濃度が１Ｅ１９ｃｍ−３以下で、前記ソース及びドレイン層に含まれる砒素のピーク濃度が１Ｅ２０ｃｍ−３以上であることを特徴とする請求項1記載の半導体装置。
  3. 前記サイドウォールが、シリコン酸化膜又はシリコン窒化膜のうち少なくとも一つで形成され、少なくとも一つの層を形成していることを特徴とする請求項１又は請求項２記載の半導体装置。
  4. 半導体基板上に第１の絶縁膜及びシリコン膜を順次堆積させる工程と、
    前記ポリシリコン膜に不純物イオンを注入する工程と、
    前記ポリシリコン膜上に第２の絶縁膜を堆積させる工程と、
    前記第１の絶縁膜及びポリシリコン膜、第２の絶縁膜をエッチングすることによって、第１の絶縁膜からなるゲート絶縁膜及びポリシリコン膜からなるゲート電極、第２の絶縁膜からなるキャップ膜を形成する工程と、
    前記キャップ膜をマスクとして前記半導体基板中に砒素イオンを注入し、第1のソース及びドレイン層を形成する工程と、
    少なくとも一種類の絶縁膜を堆積させ、エッチングによって前記ゲート電極の両側にサイドウォールを形成する工程と、
    前記サイドウォール及びキャップ膜をマスクとして砒素イオンを注入し、第２のソース及びドレイン層を形成する工程と、
    前記キャップ膜を除去する工程と、
    前記ゲート電極及び前記第２のソース及びドレイン層上にＮｉを堆積させ、熱処理することによって前記ゲート電極及び前記第２のソース及びドレイン層上にＮｉシリサイドを形成する工程とを備え、
    前記ゲート電極に注入される砒素のピーク濃度が前記第２のソース及びドレイン層のピーク濃度の１０分の１以下になることを特徴とする半導体装置の製造方法。
  5. 前記キャップ膜としてシリコン窒化膜を用い、前記キャップ膜を除去する工程として、熱燐酸を用いることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記キャップ膜としてシリコン酸化膜を用い、前記キャップ膜を除去する工程として、希フッ酸を用いることを特徴とする請求項４記載の半導体装置の製造方法。
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