JP5023425B2 - 半導体装置とその製造方法 - Google Patents
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Description
本発明の他の目的は、トランジスタの閾値を十分制御したシリサイドゲート電極を備えた半導体装置を提供することである。
図1A−1Eは、p型不純物を用いたサンプルの製造工程と、測定したサンプルの製造工程をまとめて示す表である。
図2Aは、比較用サンプルS1,S2の2次イオン質量分析(SIMS)の結果を示すグラフである。横軸は表面からの深さを単位nmで示し、縦軸はB濃度を単位cm−3で示す。曲線s1はサンプルS1の測定結果であり、曲線s2はサンプルS2の測定結果である。
図3Aに示すように、シリコン基板1の表面に酸化窒化シリコン(SiON)のゲート絶縁膜2を厚さ約2nm形成し、その上に厚さ約100nmの多結晶シリコン層3を熱−化学気相体積(CVD)によって形成した。多結晶シリコン層3にn型不純物Asを加速エネルギ10keV,ドーズ量8×1015cm−2でイオン注入した。多結晶シリコン層3として、平均8×1020cm−3の不純物濃度となると考えられる。
図4Aは、比較用サンプルS4,S5の2次イオン質量分析(SIMS)の結果を示すグラフである。曲線s4はイオン注入のみを行ったサンプルS4の測定結果であり、曲線s5はサンプルS5の測定結果である。
曲線s5は、イオン注入後、活性化熱処理を行なわず、フルシリサイデーションを行なった後のAs濃度を示す。シリサイド層の厚さは約130nmである。曲線s5の測定As濃度は極表面部の測定精度の低い領域を除いて、表面から深さ50nm程度まで1×1020cm−3強のほぼ一定な値を示し、その後深さ115nm程度まで減少し、1×1018cm−3より低くなり、ゲート絶縁膜との界面近傍で、界面に向かって急激に増大し、界面で、前記ほぼ一定の値より低い、約5×1019cm−3の濃度となっている。Niは表面からゲート絶縁膜との界面までほぼ一定の濃度を示した。
図6A−6Fは、第1の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図6Cに示すように、シリコン基板上にNi層を成膜し、シリサイドアニールを行なって、ソース/ドレイン領域上にシリサイド層22を形成する。ゲート電極はキャップ層で覆われているため、シリサイド層は形成されない。
図7Aに示すように、図6Aの工程同様、絶縁ゲート電極構造とエクステンションを形成する。但し、ゲート電極の多結晶シリコン層14は、第1の実施例より薄く形成する。
図8A−8Dは、第3の実施例による半導体装置の製造方法の主要工程を示す断面図である。
(付記1)
(a)シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、
(b)前記多結晶シリコン層の各々にn型またはp型の不純物を注入する工程と、
(c)前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、
(d)工程(c)の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、
(e)全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、
を含む半導体装置の製造方法。
工程(c)が、注入した不純物分布を平坦化するものである付記1記載の半導体装置の製造方法。
工程(e)の後、前記シリサイド化されたゲート電極の前記ゲート絶縁膜との界面における不純物濃度が1×1020cm−3以上であるように、工程(b)、(c)の条件が選ばれている付記1または2記載の半導体装置の製造方法。
前記複数の活性領域が、nチャネルトランジスタ用活性領域とpチャネルトランジスタ用活性領域とを含み、
工程(b)が、前記nチャネル用活性領域に対してn型の不純物を注入し、前記pチャネル用活性領域に対してp型の不純物を注入し、前記各多結晶シリコン層をドープすると共に、前記各活性領域中にソース/ドレイン領域を形成し、
工程(c)が、前記各多結晶シリコン層と前記各ソース/ドレイン領域に注入された不純物を活性化する
付記1〜3のいずれか1項記載の半導体装置の製造方法。
前記金属層が、Ni,Co,Pt,Pdのいずれか1種を含む付記1〜4のいずれか1項記載の半導体装置の製造方法。
複数の活性領域を含むシリコン基板と、
前記活性領域の各々の上に形成された、ゲート絶縁膜と金属シリサイド層とを含む積層構造と、
を有し、前記複数の活性領域の各々の上方の前記金属シリサイド層中のn型またはp型の不純物濃度が、平均値で1×1021cm−3未満であり、前記ゲート絶縁膜との界面において1×1020cm−3以上である半導体装置。
前記不純物がBであり、前記シリサイド層中のB濃度が、表面から深さと共に減少し、ある深さで最小値を取り、さらに深さと共に増大し、肩を形成した後さらに増大して前記界面で前記表面近傍のB濃度より低い極大値を示す付記6記載の半導体装置。
前記不純物がAsであり、前記シリサイド層中のAs濃度が、表面からある深さでほぼ一定値を取り、その後深さと共に減少し、その後深さと共に増加し、前記界面で前記一定値より高くなる付記6または7記載の半導体装置。
前記複数の活性領域がnチャネルトランジスタ用活性領域とpチャネルトランジスタ用活性領域とを含み、前記nチャネルトランジスタ用活性領域上方の金属シリサイド層にはn型不純物がドープされ、前記pチャネルトランジスタ用活性領域上方の金属シリサイド層にはp型不純物がドープされ、チャネル領域の閾値の差が、0.9V以上である付記6〜8のいずれか1項記載の半導体装置。
前記金属シリサイド層が、Ni,Co,Pt,Pdのいずれか1種を含む付記6〜9のいずれか1項記載の半導体装置。
2 ゲート絶縁膜
3 多結晶シリコン層
4 Ni層
5 NiSi層
11 シリコン基板
12 素子分離領域
13 ゲート絶縁膜
14 多結晶シリコン層
15 キャップ層
16 エクステンション
17 エクステンション
18 サイドウォール
20 高濃度ソース/ドレイン領域
21 高濃度ソース/ドレイン領域
22 シリサイド層
24 層間絶縁膜
26 Ni層
28 シリサイドゲート電極
31 シリコン層
32 Ni層
Claims (5)
- (a)シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、前記ゲート絶縁膜に接して形成された多結晶シリコン層を含む積層構造を形成する工程と、
(b)n型およびp型の不純物を、夫々、前記多結晶シリコン層の異なる場所に注入する工程と、
(c)前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、
(d)工程(c)の後、前記各多結晶シリコン層を覆ってNi層を堆積する工程と、
(e)前記多結晶シリコン層と前記Ni層との間でNiSiを生じさせる反応を生じさせ、前記多結晶シリコン層の全厚さがNiSi化されたゲート電極を形成する工程と、
を含み、
前記ゲート電極の前記n型および前記p型の不純物濃度が、夫々、平均値で1×1021cm−3未満であり、前記ゲート絶縁膜との界面において1×1020cm−3以上であり、
前記ゲート電極の表面から所定の深さにおいて、前記不純物濃度が最小値となり、
前記界面において、前記不純物濃度が前記最小値より大きい値である
半導体装置の製造方法。 - 前記複数の活性領域が、nチャネルトランジスタ用活性領域とpチャネルトランジスタ用活性領域とを含み、
工程(b)が、前記nチャネル用活性領域に対してn型の不純物を注入し、前記pチャネル用活性領域に対してp型の不純物を注入し、前記各多結晶シリコン層をドープすると共に、前記各活性領域中にソース/ドレイン領域を形成し、
工程(c)が、前記各多結晶シリコン層と前記各ソース/ドレイン領域に注入された不純物を活性化する
請求項1記載の半導体装置の製造方法。 - 複数の活性領域を含むシリコン基板と、
前記活性領域の各々の上に形成された、ゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたNiSi層からなるゲート電極とを含む積層構造と、
を有し、前記複数の活性領域の上方の前記NiSi層にはn型不純物を含むものとp型不純物を含むものがあり、n型およびp型の不純物濃度が、夫々、平均値で1×1021cm−3未満であり、前記ゲート絶縁膜との界面において1×1020cm−3以上であり、
前記ゲート電極の表面から所定の深さにおいて、前記不純物濃度が最小値となり、
前記界面において、前記不純物濃度が前記最小値より大きい値である
半導体装置。 - 前記p型の不純物がBであり、前記NiSi層中のB濃度が、表面から深さと共に減少し、ある深さで最小値を取り、さらに深さと共に増大し、肩を形成した後さらに増大して前記界面で前記表面近傍のB濃度より低い極大値を示す請求項3記載の半導体装置。
- 前記n型の不純物がAsであり、前記NiSi層中のAs濃度が、表面からある深さでほぼ一定値を取り、その後深さと共に減少し、その後深さと共に増加し、前記界面で前記一定値より高くなる請求項3または4記載の半導体装置。
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