JP3725137B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3725137B2
JP3725137B2 JP2003154066A JP2003154066A JP3725137B2 JP 3725137 B2 JP3725137 B2 JP 3725137B2 JP 2003154066 A JP2003154066 A JP 2003154066A JP 2003154066 A JP2003154066 A JP 2003154066A JP 3725137 B2 JP3725137 B2 JP 3725137B2
Authority
JP
Japan
Prior art keywords
film
dielectric constant
forming
high dielectric
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003154066A
Other languages
English (en)
Other versions
JP2004356477A (ja
Inventor
文雄 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003154066A priority Critical patent/JP3725137B2/ja
Priority to KR1020040038610A priority patent/KR101078563B1/ko
Publication of JP2004356477A publication Critical patent/JP2004356477A/ja
Application granted granted Critical
Publication of JP3725137B2 publication Critical patent/JP3725137B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法及び半導体装置に関する。更に、具体的には、高誘電率膜を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化、高集積化に伴い、ゲート絶縁膜においても、薄膜化が進んでいる。しかし、ゲート絶縁膜の薄膜化が進むにつれて、従来からゲート絶縁膜として用いられてきたＳｉＯ２膜等の低誘電率絶縁膜では、トンネル電流の問題が大きくなっている。そこで、従来の低誘電率絶縁膜に代えて、ゲート絶縁膜として、高誘電率膜を用いる研究が進められている。高誘電率膜を用いる場合、同じコンデンサ容量を確保しつつ、物理的な膜厚を厚くできるため、トンネル電流を抑えることが可能となる。
【０００３】
一般に、高誘電率膜をゲート絶縁膜として用いる場合にも、トランジスタは、通常のゲート絶縁膜を用いる場合と同様に形成される。具体的には、まず、Ｓｉ基板に高誘電率膜を形成し、この上にゲート電極を形成する。その後、ゲート電極をマスクとして、表面に露出する高誘電率膜を、ＨＦ水溶液により除去し、高誘電率膜を、ゲート絶縁膜用に加工する。更に、Ｓｉ基板の、高誘電率膜が除去されて表面が露出した部分に、ゲート電極をマスクとして、イオンを注入する。その後、ゲート電極にサイドウォールを形成し、サイドウォールの形成されたゲート電極をマスクとして、Ｓｉ基板に、再び、イオン注入を行う。これにより、ソース・ドレイン、及び、エクステンションを形成する（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００２−７５９７２号公報
【０００５】
【発明が解決しようとする課題】
上述したように、高誘電率膜を除去する場合、ＨＦ水溶液を用いてエッチングを行うのが一般的である。しかし、高誘電率膜の種類によっては、ＨＦ水溶液を用いたエッチングでは完全に除去することが困難な場合がある。具体的に、現在、高誘電率としては、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＯ２等が多く用いられているが、特に、ＨｆＯ２は、ＨＦ水溶液によるエッチングが困難であり、Ｓｉ基板に、ＨｆＯ２が残存してしまう場合が多い。Ｓｉ基板への残渣は、後に行われるソース・ドレイン、及び、エクステンション形成のためのイオン注入の障害となり、Ｓｉ基板にイオンが均一に注入されず問題となる。
【０００６】
ここで、Ｓｉ基板に一様にイオンを注入するため、イオン注入エネルギーを上げることも考えられる。しかし、注入エネルギーを大きくすると、打ち込み後のイオンの分布が広がってしまう。このため、ソース・ドレイン、及び、エクステンションが深く形成されてしまい、短チャネル特性が悪化し、ゲート長がばらついた時の閾値電圧のバラツキが大きくなるという問題が発生する。
【０００７】
従って、この発明は、以上の問題を解決し、ＨｆＯ２膜等の高誘電率膜を用いる場合にも、ＨＦ水溶液を用いたエッチング工程において、高誘電率膜を除去できるようにする改良した半導体装置の製造方法及びこれにより所定部分の高誘電率膜がほぼ完全に除去されて製造された半導体装置を提供するものである。
【０００８】
【課題を解決するための手段】
従って、この発明の半導体装置の製造方法は、下地基板に、ＨｆＯ ２ 膜、ＡｌＨｆＯ膜、及びＡｌ ２ Ｏ ３ 膜のうちいずれか１層からなる高誘電率膜を形成する高誘電率膜形成工程と、
前記高誘電率膜上に、ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして、Ａｌイオンを注入するイオン注入工程と、
前記ゲート電極をマスクとして、ＨＦ水溶液を用いたエッチングにより、前記高誘電率膜を除去する高誘電率膜除去工程と、
を備えるものである。
【００１０】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１１】
（実施の形態１）
図１は、この発明の実施の形態における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００において、Ｓｉ基板２上には、素子分離領域（ＳＴＩ）４が形成され、ＳＴＩ４に分離された領域には、ＷＥＬＬ６が形成されている。また、ＷＥＬＬ６には、エクステンション８、及び、ポケット１０、更に、エクステンション８の外側のソース・ドレイン領域１２が形成されている。ソース・ドレイン領域１２のＳｉ基板２表面付近には、ＮｉＳｉ膜１４が形成されている。
【００１２】
このように構成されたＳｉ基板２上において、ソース・ドレイン領域１２のソースと、ドレインとに挟まれた部分には、ゲート絶縁膜として、ＨｆＯ２膜２２が形成されている。ＨｆＯ２膜２２は、比誘電率が２４の、高誘電率膜である。ＨｆＯ２膜２２上には、ゲート電極として、ＳｉＧｅ膜２４、Ｓｉ膜２６が順に積層され、最上部に、ＮｉＳｉ膜２８が形成されている。また、ＳｉＧｅ膜２４、Ｓｉ膜２６、ＮｉＳｉ膜２８の積層膜の側面には、ＳｉＮからなるスペーサ３０が形成されている。更に、スペーサ３０、及び、ＨｆＯ２膜２２の側面には、スペーサ絶縁膜３２が形成されている。
【００１３】
このように構成されたＨｆＯ２膜２２、ゲート電極、スペーサ３０、及び、スペーサ絶縁膜３２等を埋め込むようにして、層間絶縁膜として、ＳｉＮ膜４０が形成されている。このＳｉＮ膜４０には、ＳｉＮ膜４０を貫通するＷプラグ４４が形成されている。Ｗプラグ４４は、ＳｉＮ膜４０表面から、Ｓｉ基板２の表面に形成されたＮｉＳｉ膜１４表面まで、ＳｉＮ膜４０を貫通して形成されたホールに、導電部材であるＷが埋め込まれて形成されている。また、ＳｉＮ膜４０上、かつ、Ｗプラグ４４表面上には、メタル配線４６が形成されている。
【００１４】
上述のように構成されたトランジスタにおいて、ゲート絶縁膜として、ＨｆＯ２膜からなる高誘電率膜が用いられているため、トンネル電流をある程度抑えることができる。また、ゲート電極として、ＳｉＧｅ膜２４／Ｓｉ膜２６／ＮｉＳｉ膜２８の３層積層構造の電極を用いている。ここで、最下層にＳｉＧｅ膜２４を用いることにより、ドーパントの活性化率向上が図られている。また、Ｓｉ膜２６を上部に形成することにより、サリサイド構造形成のため、ゲート電極表面をシリサイド化する際に、シリサイド化反応を促進させることができ、シリサイド膜（ＮｉＳｉ膜２８）の均一化が図られている。また、このトランジスタにおいては、Ｓｉ基板２上と、ゲート電極表面とに、それぞれ、ＮｉＳｉ膜１４、２８を形成して、サリサイド構造とし、これにより、低抵抗化が図られている。
【００１５】
また、スペーサ３０は、ＨＦ水溶液を用いてゲート絶縁膜をエッチングする際に、ゲート電極のエッジが同時にエッチングされてしまうのを抑える役割を果たす。また、エクステンション８に形成されたポケット１０は、パンチスルーストッパとしての役割を果たす。
【００１６】
また、半導体装置１００においては、ゲート絶縁膜としてのＨｆＯ２膜以外のＨｆＯ２は、Ｓｉ基板２上からほぼ完全に除去されている。従って、エクステンション８及びソース・ドレイン領域１２にも、均一にイオンが注入され、良好な特性の半導体装置となっている。
【００１７】
（実施の形態２）
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図９は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図２〜図９を用いて、この発明の実施の形態２における半導体装置１００の製造方法について説明する。
【００１８】
まず、図３に示すように、Ｓｉ基板２上に、ＳＴＩ４、及び、ＷＥＬＬ６を形成する（ステップＳ２）。ここでは、Ｓｉ基板２上に、浅い溝を形成し、この溝にＳｉＯ２を埋め込むことによりＳＴＩ４を形成する。また、ＳＴＩにより分離された領域に、ＰＭＯＳの場合はｎ型不純物を、ＮＭＯＳの場合にはｐ型の不純物を、比較的深く注入することにより、ＷＥＬＬ６を形成する。
【００１９】
次に、ＳＴＩ４、及び、ＷＥＬＬ６を形成したＳｉ基板２上に、ゲート絶縁膜として用いるＨｆＯ２膜２２を形成する（ステップＳ４）。ＨｆＯ２膜は、１ｎｍ程度のＳｉＯ２膜を酸化により形成した後に、ＣＶＤ（Chemical Vapor Deposition）法により、３ｎｍ程度に成膜する。
【００２０】
次に、ＨｆＯ２膜上に、ＳｉＧｅ膜２４を８０ｎｍ程度に形成し、ＳｉＧｅ膜２４上に、Ｓｉ膜２６を４０ｎｍ程度に形成する（ステップＳ６）。ここでは、ＳｉＧｅ膜２４、Ｓｉ膜２６共に、ＣＶＤ法を用いて成膜する。その後、これをエッチングすることにより所定の幅に加工する（ステップＳ８）。
【００２１】
次に、図４に示すように、ＳｉＮ膜を、ＣＶＤ法により１０ｎｍ程度形成し（ステップＳ１０）、これをエッチバックすることにより（ステップＳ１２）、スペーサ３０を、ゲート電極側壁に形成する。
【００２２】
次に、図５に示すように、ＳｉＧｅ膜２４／Ｓｉ膜２６、及び、スペーサ３０をマスクとして、ＨｆＯ２膜２２の露出部分に、Ａｌイオンの注入を、注入エネルギー５００ｅＶ、ドーズ量１×１０１５／ｃｍ−２程度で行う（ステップＳ１４）。その後、熱処理を行う（ステップＳ１６）。このＡｌイオンの注入と、熱処理とにより、Ａｌイオンと、ＨｆＯ２膜２２中の酸素イオンとが結合する。
【００２３】
次に、図６に示すように、イオン注入の行われた部分のＨｆＯ２膜２２を除去する（ステップＳ１８）。ここでは、ＨＦを含んだ水溶液を用いて、エッチングすることにより、ＨｆＯ２膜２２を除去する。イオン注入が行われた部分は、ＨｆＯ２膜２２中の酸素と、Ａｌイオンとが結合されている。このＡｌイオンと酸素とが結びついた化合物は、ＨＦ水溶液により容易に除去することができるため、イオン注入が行われた部分、即ち、ＳｉＧｅ膜２４に覆われている部分以外の部分において、ＨｆＯ２膜２２は、ほぼ完全に除去することができる。また、この際、ＳｉＧｅ膜２４及びＳｉ膜２６の側壁は、ＨＦ水溶液に対するエッチング耐性の強い、ＳｉＮからなるスペーサ３０で保護されている。従って、ＳｉＧｅ膜２４、Ｓｉ膜２６のＨＦ水溶液によるエッチングは抑えられている。
【００２４】
次に、図７に示すように、ソース・ドレイン１２及びエクステンション８形成用に、イオン注入を行う（ステップＳ２０）。ここでは、ＮＭＯＳを形成する場合には、Ａｓイオン等のｎ型イオンを１×１０１５／ｃｍ−２程度注入し、ＰＭＯＳを形成する場合にはＢイオン等のｐ型イオンを１×１０１５／ｃｍ−２程度注入する。
【００２５】
次に、ポケット１０形成用に、イオン注入を行う（ステップＳ２２）。ポケット１０は、パンチスルーストッパとして用いられるものであり、ステップＳ２０のイオン注入とは逆に、ＮＭＯＳの場合にはＢイオン等のｐ型イオンを２×１０１３／ｃｍ−２程度注入し、ＰＭＯＳの場合にはＡｓイオン等のｎ型イオンを２×１０１３／ｃｍ−２程度注入する。
【００２６】
次に、スペーサ絶縁膜３２を形成する（ステップＳ２４）。スペーサ絶縁膜３２は、スペーサ３０の側部に５０〜７０ｎｍ程度形成される。このスペーサ絶縁膜３２をマスクとして、ソース・ドレイン領域１２形成用のイオン注入を行う（ステップＳ２６）。ここでは、ステップＳ２０と同様に、ＮＭＯＳの場合には、Ａｓイオン等のｎ型イオンを３×１０１５／ｃｍ−２程度注入し、ＰＭＯＳの場合にはＢイオン等のｐ型イオンを３×１０１５／ｃｍ−２程度注入する。
【００２７】
次に、ＮｉＳｉ膜１４、２８を形成する（ステップＳ２８）。ここでは、まず、表面に露出する部分、即ち、Ｓｉ膜２６表面と、Ｓｉ基板２のソース・ドレイン領域１２上とに、スパッタリング法により、Ｎｉ膜を１０ｎｍ〜１５ｎｍ程度に形成する。その後、ランプアニールにより、４５０〜５００℃程度の低温の熱処理を加え、ＳｉとＮｉとを反応させてシリサイド化を行う。その後、未反応で残ったＳｉを除去し、さらに、高温の熱処理を加える。これにより、自己整合的にＮｉＳｉ膜１４、２８が形成され、サリサイド構造のトランジスタを得ることができる。
【００２８】
その後、図１に示すように、ＨｆＯ２膜２２、ゲート電極等を埋め込むように層間絶縁膜として、ＳｉＮ膜４０を形成し（ステップＳ３０）、ＳｉＯ２膜４２を形成する。この際、ＳｉＮ膜４０と、ＳｉＯ２膜４２は、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。その後、このＳｉＮ膜４０とＳｉＯ２膜４２とに、表面から、ＮｉＳｉ膜１４表面まで達し、その底部においてＮｉＳｉ膜１４を露出するホールを形成する。このホールに、Ｗを埋め込むことにより、Ｗプラグ４４を形成する（ステップＳ３２）。更に、Ｗプラグ４４表面をＣＭＰにより、平坦化し（ステップＳ３４）、Ｗプラグ４４上に、メタル配線４６を形成する（ステップＳ３６）。
以上のようにして、図１に示す半導体装置１００を製造することができる。
【００２９】
以上説明したように、この実施の形態によれば、ＨＦ水溶液によるＨｆＯ２膜のエッチングの前に、Ａｌイオンを注入して熱処理を加える。これにより、ＨｆＯ２膜中の酸素と、Ａｌイオンとは結合するため、このイオン注入された部分のＨｆＯ２膜は、後の工程において、ＨＦ水溶液によりほぼ完全に除去することができる。従って、その後のエクステンション８及びソース・ドレイン領域１２形成のためのイオン注入においても、一様に、通常のエネルギーでイオン注入を行うことができ、短チャネルＭＩＳ等においても、良好な特性を得ることができる。
【００３０】
なお、上述の実施の形態においては、高誘電率膜として、ＨｆＯ２膜２２を用いて説明した。これは、高誘電率膜の中でも、特に、ＨｆＯ２膜２２が、ＨＦ水溶液によって除去することが困難なため、この発明の適用がより有効だからである。しかし、この発明においては、ＨｆＯ２膜２２に限るものではなく、例えば、ＡｌＨｆＯや、Ａｌ２Ｏ３膜等、他の高誘電率膜を対象とするものであってもよい。
【００３１】
また、上述の実施の形態においては、ゲート絶縁膜として、ＨｆＯ２膜２２を単層で用いる場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＨｆＯ２膜の下層あるいは上層に、酸化膜あるいは窒化膜等の低誘電率絶縁膜を形成し、積層構造のゲート絶縁膜としたものなどであってもよい。
【００３２】
また、上述の実施の形態においては、ＨｆＯ２膜２２に、Ａｌイオンを注入する場合について説明した。しかし、この発明は、これに限るものではなく、例えばＳｉイオン等、対象となる高誘電率膜中の酸素等と結合して、ＨＦ水溶液により容易にエッチングできる状態とするものであれば、他のイオンを用いたものであってもよい。なお、Ｓｉイオンを用いる場合にもＡｌイオンの場合と同様に、注入エネルギー５００ｅＶ程度とし、ドーズ量を、１×１０１５／ｃｍ−２程度とすればよい。
【００３３】
また、上述の実施の形態においては、ＳｉＧｅ膜２４、Ｓｉ膜２６のＨＦ水溶液によるエッチングを防止するため、ＳｉＮからなるスペーサ３０を形成する場合について説明した。しかし、この発明は、ゲート電極として用いる膜のエッチング耐性等を考慮すれば、スペーサ３０が形成されていないものであってもよい。
【００３４】
また、上述の実施の形態においては、エクステンション８、ポケット１０、ソース・ドレイン領域１２を形成する場合について説明した。しかし、この発明は、これに限るものではなく、ポケット１０の形成されていないものや、単に、ゲート電極の両側のＳｉ基板２に、ソース・ドレイン領域のみが形成されているもの等であってもよい。
【００３５】
また、上述の実施の形態においては、ＨｆＯ２膜２２をゲート絶縁膜とし、トランジスタを形成する場合について説明した。しかし、この発明は、これに限るものではなく、他の部分に用いるＨｆＯ２膜等の高誘電率膜を、ＨＦ水溶液を用いたエッチングによりほぼ完全に除去する必要がある場合において適用することができる。
【００３６】
また、上述の発明において、層間絶縁膜や、ゲート電極の膜種、その形成方法等は、上述の実施の形態において説明したものに限るものではない。
【００３７】
なお、上述の発明において、下地基板には、例えば、上述の実施の形態におけるＳｉ基板２が該当し、配線には、例えば、ＳｉＧｅ膜２４／Ｓｉ膜２６／ＮｉＳｉ膜２８からなるゲート電極が該当する。また、上述の発明において、オフセットスペーサには、例えば、上述の実施の形態におけるスペーサ３０が該当し、サイドウォールには、例えば、スペーサ絶縁膜３２が該当する。
【００３８】
また、例えば、上述の実施の形態において、ステップＳ４を実行することにより、高誘電率膜形成工程が実行され、例えば、ステップＳ６〜Ｓ８を実行することにより、この発明の配線形成工程が実行される。また、例えば、ステップＳ１４を実行することにより、この発明のイオン注入工程が実行され、例えば、ステップＳ１８を実行することにより、この発明の高誘電率膜除去工程が実行される。
【００３９】
また、例えば、上述の実施の形態において、ステップＳ１０〜Ｓ１２を実行することにより、この発明のオフセットスペーサ形成工程が実行され、例えば、ステップＳ２２〜Ｓ２６を実行することにより、この発明のソース・ドレイン形成工程が実行される。また、例えば、ステップＳ２０を実行することにより、エクステンション用イオン注入工程が実行され、例えば、ステップＳ２４を実行することにより、サイドウォール形成工程が実行され、ステップＳ２６を実行することにより、ソース・ドレイン用イオン注入工程が実行される。
【００４０】
【発明の効果】
以上説明したように、この発明によれば、高誘電率膜を形成した後、配線をマスクとして、イオン注入を行い、このイオン注入を行った部分の高誘電率膜をエッチングにより除去する。従って、エッチングの際用いるＨＦ水溶液では、完全に除去することが困難な高誘電率膜を、イオン注入により、エッチング前に容易に除去できる状態とすることができ、エッチングにより、高誘電率膜をほぼ完全に除去することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】 この発明の実施の形態における半導体装置の製造工程を説明するためのフロー図である。
【図３】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】 この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ 素子分離領域（ＳＴＩ）
６ ＷＥＬＬ
８ エクステンション
１０ ポケット
１２ ソース・ドレイン領域
１４ ＮｉＳｉ膜
２２ ＨｆＯ２膜
２４ ＳｉＧｅ膜
２６ Ｓｉ膜
２８ ＮｉＳｉ膜
３０ スペーサ
３２ スペーサ絶縁膜
４０ ＳｉＮ膜
４２ ＳｉＯ２膜
４４ Ｗプラグ
４６ メタル配線

Claims (4)

  1. 下地基板に、ＨｆＯ ２ 膜、ＡｌＨｆＯ膜、及びＡｌ ２ Ｏ ３ 膜のうちいずれか１層からなる高誘電率膜を形成する高誘電率膜形成工程と、
    前記高誘電率膜上に、ゲート電極を形成するゲート電極形成工程と、
    前記ゲート電極をマスクとして、Ａｌイオンを注入するイオン注入工程と、
    前記ゲート電極をマスクとして、ＨＦ水溶液を用いたエッチングにより、前記高誘電率膜を除去する高誘電率膜除去工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記ゲート電極形成工程後、前記イオン注入行程の前に、前記ゲート電極の側壁にオフセットスペーサを形成するオフセットスペーサ形成工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記高誘電率膜除去工程の後、前記下地基板の露出した部分に、イオン注入を行い、ソース・ドレイン領域を形成するソース・ドレイン形成工程を備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記ソース・ドレイン形成は、
    前記配線をマスクとして、イオン注入を行い、エクステンションを形成するエクステンション用イオン注入工程と、
    前記配線の側壁に、サイドウォールを形成するサイドウォール形成工程と、
    前記配線と、前記サイドウォールとをマスクとしてイオン注入を行いサイドウォールより外側の前記下地基板に、ソース・ドレイン領域を形成するソース・ドレイン用イオン注入工程と、
    を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
JP2003154066A 2003-05-30 2003-05-30 半導体装置の製造方法 Expired - Fee Related JP3725137B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003154066A JP3725137B2 (ja) 2003-05-30 2003-05-30 半導体装置の製造方法
KR1020040038610A KR101078563B1 (ko) 2003-05-30 2004-05-29 반도체 장치의 제조 방법 및 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003154066A JP3725137B2 (ja) 2003-05-30 2003-05-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004356477A JP2004356477A (ja) 2004-12-16
JP3725137B2 true JP3725137B2 (ja) 2005-12-07

Family

ID=34048829

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003154066A Expired - Fee Related JP3725137B2 (ja) 2003-05-30 2003-05-30 半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP3725137B2 (ja)
KR (1) KR101078563B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079311A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2007036116A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134739A (ja) 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3931647B2 (ja) 2001-03-22 2007-06-20 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4150548B2 (ja) 2002-08-08 2008-09-17 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2004356477A (ja) 2004-12-16
KR101078563B1 (ko) 2011-11-01
KR20040103456A (ko) 2004-12-08

Similar Documents

Publication Publication Date Title
US7435657B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US7288470B2 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
US9059210B2 (en) Enhanced stress memorization technique for metal gate transistors
JPWO2004097943A1 (ja) 半導体装置とその製造方法
KR20010098593A (ko) 반도체 장치 및 그 제조 방법
US6972222B2 (en) Temporary self-aligned stop layer is applied on silicon sidewall
JP2007227851A (ja) 半導体装置及びその製造方法
JP2009033173A (ja) 半導体素子およびその製造方法
US8004050B2 (en) Semiconductor device comprising gate electrode having arsenic and phosphorous
JP2005079206A (ja) 半導体装置及び半導体装置の製造方法
JP2008263114A (ja) 半導体装置の製造方法および半導体装置
JP2009059761A (ja) 半導体装置および半導体装置の製造方法
JP2007165532A (ja) 半導体装置の製造方法
JP3725137B2 (ja) 半導体装置の製造方法
JP2007067425A (ja) 半導体装置の製造方法
JP2004140208A (ja) 半導体記憶装置及びその製造方法
JP2006310524A (ja) 半導体装置およびその製造方法
JP2007288051A (ja) 半導体装置及びその製造方法
US6194298B1 (en) Method of fabricating semiconductor device
JP2010171086A (ja) 半導体装置及びその製造方法
KR100734259B1 (ko) 반도체 소자의 제조 방법
JP2003258251A (ja) 半導体装置およびその製造方法
JP2008258354A (ja) 半導体装置及びその製造方法
JPH09298297A (ja) 半導体装置およびその製造方法
JP2002094053A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050719

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050826

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050920

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080930

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090930

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090930

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100930

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110930

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110930

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110930

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120930

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120930

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130930

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees