KR101078563B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명의 과제는 고유전율막, 특히 HfO2를 HF 수용액을 이용한 에칭시에 에칭 잔류 찌꺼기 없이 제거하는 것이다.
기초 기판에 고유전율막을 형성하고, 이 고유전율막 상에 배선을 형성한다. 배선을 마스크로 하여 고유전율막과 결합하여 반응하는 이온을 주입한 후, 고유전율막을 제거한다. 구체적으로, 예를 들어 고유전율막으로서 HfO2를 이용하여 Al 이온 또는 Si 이온을 주입하고, HfO2막 중의 산소와 주입한 이온을 결합시킨 후 HF 수용액에 의해 에칭한다.
Si 기판, 소자 분리 영역, 소스 · 드레인 영역, 스페이서 절연막, 반도체 장치

Description

반도체 장치의 제조 방법 및 반도체 장치 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
도1은 본 발명의 실시 형태에 있어서의 반도체 장치를 설명하기 위한 단면 모식도.
도2는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 공정을 설명하기 위한 흐름도.
도3은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도4는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도5는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도6은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도7은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도8은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
도9는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 과정에 있어서의 상태를 설명하기 위한 단면 모식도.
<도면의 주요 부분에 대한 부호의 설명>
2 : Si 기판
4 : 소자 분리 영역(STI)
6 : WELL
8 : 연장부
10 : 포켓
12 : 소스 · 드레인 영역
14, 28 : NiSi막
22 : HfO2막
24 : SiGe막
26 : Si막
30 : 스페이서
32 : 스페이서 절연막
40 : SiN막
42 : SiO2막
44 : W 플러그
46 : 메탈 배선
100 : 반도체 장치
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다. 더욱 구체적으로는, 고유전율막을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 미세화 및 고집적화에 수반하여 게이트 절연막에 있어서도 박막화가 진행되고 있다. 그러나, 게이트 절연막의 박막화가 진행됨에 따라서, 종래부터 게이트 절연막으로서 이용되어 온 SiO2막 등의 저유전율 절연막에서는 터널 전류의 문제가 커져 있다. 그래서, 종래의 저유전율 절연막 대신에 게이트 절연막으로서 고유전율막을 이용하는 연구가 진행되고 있다. 고유전율막을 이용하는 경우, 동일 컨덴서 용량을 확보하면서 물리적인 막 두께를 두껍게 할 수 있으므로, 터널 전류를 억제하는 것이 가능해진다.
일반적으로, 고유전율막을 게이트 절연막으로서 이용하는 경우에도 트랜지스터는 통상의 게이트 절연막을 이용하는 경우와 동일하게 형성된다. 구체적으로는, 우선 Si 기판에 고유전율막을 형성하고 이 위에 게이트 전극을 형성한다. 그 후, 게이트 전극을 마스크로 하여 표면에 노출시키는 고유전율막을 HF 수용액에 의해 제거하고, 고유전율막을 게이트 절연막용으로 가공한다. 또한, Si 기판의 고유전율막이 제거되어 표면이 노출된 부분에 게이트 전극을 마스크로 하여 이온을 주입한다. 그 후, 게이트 전극에 사이드 월을 형성하고, 사이드 월이 형성된 게이트 전극을 마스크로 하여 Si 기판에 다시 이온 주입을 행한다. 이에 의해, 소스 · 드레인 및 연장부를 형성한다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1]
일본 특허 공개 제2002-75972호 공보
상술한 바와 같이, 고유전율막을 제거하는 경우 HF 수용액을 이용하여 에칭을 행하는 것이 일반적이다. 그러나, 고유전율막의 종류에 따라서는 HF 수용액을 이용한 에칭에서는 완전히 제거하는 것이 곤란한 경우가 있다. 구체적으로, 현재 고유전율로서는 Al2O3, HfAlO, HfO2 등이 많이 이용되고 있지만, 특히 HfO 2는 HF 수용액에 의한 에칭이 곤란해, Si 기판에 HfO2가 잔존해 버리는 경우가 많다. Si 기판으로의 잔류 찌꺼기는, 이후에 행해지는 소스 · 드레인 및 연장부 형성을 위한 이온 주입의 장해가 되어 Si 기판에 이온이 균일하게 주입되지 않아 문제가 된다.
여기서, Si 기판에 똑같이 이온을 주입하기 위해 이온 주입 에너지를 높이는 것도 생각할 수 있다. 그러나, 주입 에너지를 크게 하면 주입 후의 이온의 분포가 넓어져 버린다. 이로 인해, 소스 · 드레인 및 연장부가 깊게 형성되어 버리고, 단채널 특성이 악화되어 게이트 길이가 변동되었을 때의 임계치 전압의 변동이 커 진다고 하는 문제가 발생한다.
따라서, 본 발명은 이상의 문제를 해결하여, HfO2막 등의 고유전율막을 이용하는 경우에도 HF 수용액을 이용한 에칭 공정에 있어서, 고유전율막을 제거할 수 있게 하는 개량된 반도체 장치의 제조 방법 및 이에 의해 소정 부분의 고유전율막이 거의 완전히 제거되어 제조된 반도체 장치를 제공하는 것이다.
따라서, 본 발명의 반도체 장치의 제조 방법은 기초 기판에 고유전율막을 형성하는 고유전율막 형성 공정과,
상기 고유전율막 상에 배선을 형성하는 배선 형성 공정과,
상기 배선을 마스크로 하여 상기 고유전율막과 결합하여 반응하는 이온을 주입하는 이온 주입 공정과,
상기 고유전율막을 제거하는 고유전율막 제거 공정을 구비하는 것이다.
또한 본 발명의 반도체 장치는, 기초 기판과
상기 기초 기판 상의 일부에 소정의 폭으로 형성된 고유전율막과,
상기 고유전율막 상에 형성된 배선을 구비하고,
상기 기초 기판 상의 상기 고유전율막이 형성되어 있는 부분 이외의 부분으로부터는 상기 고유전율막이 제거되어 있는 것이다.
이하 도면을 참조하여, 본 발명의 실시 형태에 대해 설명한다. 또, 각 도면에 있어서 동일 또는 상당하는 부분에는 동일 부호를 붙여 그 설명을 생략 내지 간 략화한다.
(제1 실시 형태)
도1은, 본 발명의 실시 형태에 있어서의 반도체 장치(100)를 설명하기 위한 단면 모식도이다.
도1에 도시한 바와 같이, 반도체 장치(100)에 있어서 Si 기판(2) 상에는 소자 분리 영역(STI)(4)이 형성되고, STI(4)로 분리된 영역에는 WELL(6)이 형성되어 있다. 또한, WELL(6)에는 연장부(8) 및 포켓(10) 또한 연장부(8)의 외측 소스 · 드레인 영역(12)이 형성되어 있다. 소스 · 드레인 영역(12)의 Si 기판(2) 표면 부근에는, NiSi막(14)이 형성되어 있다.
이와 같이 구성된 Si 기판(2) 상에 있어서, 소스 · 드레인 영역(12)의 소스와 드레인 사이에 협지된 부분에는 게이트 절연막으로서 HfO2막(22)이 형성되어 있다. HfO2막(22)은 비유전율이 24인 고유전율막이다. HfO2막(22) 상에는, 게이트 전극으로서 SiGe막(24)과 Si막(26)이 차례로 적층되고, 최상부에 NiSi막(28)이 형성되어 있다. 또한, SiGe막(24), Si막(26), NiSi막(28)의 적층막의 측면에는, SiN으로 이루어지는 스페이서(30)가 형성되어 있다. 또한, 스페이서(30) 및 HfO2막(22)의 측면에는 스페이서 절연막(32)이 형성되어 있다.
이와 같이 구성된 HfO2막(22), 게이트 전극, 스페이서(30) 및 스페이서 절연막(32) 등을 매립하도록 하여, 층간 절연막으로서 SiN막(40)이 형성되어 있다. 이 SiN막(40)에는, SiN막(40)을 관통하는 W 플러그(44)가 형성되어 있다. W 플러그(44)는 SiN막(40) 표면으로부터 Si 기판(2)의 표면에 형성된 NiSi막(14) 표면까지 SiN막(40)을 관통하여 형성된 홀에, 도전 부재인 W가 매립되어 형성되어 있다. 또 SiN막(40) 상, 또한 W 플러그(44) 표면 상에는 메탈 배선(46)이 형성되어 있다.
상술한 바와 같이 구성된 트랜지스터에 있어서, 게이트 절연막으로서 HfO2막으로 이루어지는 고유전율막이 이용되어 있으므로, 터널 전류를 어느 정도 억제할 수 있다. 또한, 게이트 전극으로서 SiGe막(24)/Si막(26)/NiSi막(28)의 3층 적층 구조의 전극을 이용하고 있다. 여기서, 최하층에 SiGe막(24)을 이용함으로써 도우펀트의 활성화율 향상이 도모되고 있다. 또한 Si막(26)을 상부에 형성함으로써, 살리사이드 구조 형성을 위해 게이트 전극 표면을 실리사이드화할 때에, 실리사이드화 반응을 촉진시킬 수 있어 실리사이드막[NiSi막(28)]의 균일화가 도모되고 있다. 또한, 이 트랜지스터에 있어서는 Si 기판(2) 상과 게이트 전극 표면에 각각 NiSi막(14, 28)을 형성하여 살리사이드 구조로 하고, 이에 의해 저저항화가 도모되고 있다.
또한 스페이서(30)는, HF 수용액을 이용하여 게이트 절연막을 에칭할 때에 게이트 전극의 엣지가 동시에 에칭되어 버리는 것을 억제하는 역할을 한다. 또한, 연장부(8)에 형성된 포켓(10)은 펀치 스루 스톱퍼로서의 역할을 한다.
또 반도체 장치(100)에 있어서는, 게이트 절연막으로서의 HfO2막 이외의 HfO2는 Si 기판(2) 상으로부터 거의 완전히 제거되어 있다. 따라서, 연장부(8) 및 소스 · 드레인 영역(12)에도 균일하게 이온이 주입되어, 양호한 특성의 반도체 장치로 되어 있다.
(제2 실시 형태)
도2는 본 발명의 실시 형태에 있어서의 반도체 장치(100)의 제조 방법을 설명하기 위한 흐름도이다. 또한, 도3 내지 도9는 반도체 장치(100)의 각 제조 공정에 있어서의 상태를 설명하기 위한 단면 모식도이다.
이하, 도2 내지 도9를 이용하여 본 발명의 제2 실시 형태에 있어서의 반도체 장치(100)의 제조 방법에 대해 설명한다.
우선, 도3에 도시한 바와 같이 Si 기판(2) 상에 STI(4) 및 WELL(6)을 형성한다(스텝 S2). 여기서는, Si 기판(2) 상에 얕은 홈을 형성하고, 이 홈에 SiO2를 매립함으로써 STI(4)를 형성한다. 또한, STI에 의해 분리된 영역에 PMOS인 경우는 n형 불순물을, NMOS인 경우에는 p형 불순물을 비교적 깊게 주입함으로써 WELL(6)을 형성한다.
다음에, STI(4) 및 WELL(6)을 형성한 Si 기판(2) 상에 게이트 절연막으로서 이용하는 HfO2막(22)을 형성한다(스텝 S4). HfO2막은 1 ㎚ 정도의 SiO2막을 산화에 의해 형성한 후에, CVD(Chemical Vapor Deposition)법에 의해 3 ㎚ 정도로 막을 제조한다.
다음에, HfO2막 상에 SiGe막(24)을 80 ㎚ 정도로 형성하고, SiGe막(24) 상에 Si막(26)을 40 ㎚ 정도로 형성한다(스텝 S6). 여기서는, SiGe막(24)과 Si막(26) 모두 CVD법을 이용하여 막을 제조한다. 그 후, 이를 에칭함으로써 소정의 폭으로 가공한다(스텝 S8).
다음에, 도4에 도시한 바와 같이 SiN막을 CVD법에 의해 10 ㎚ 정도 형성하고(스텝 S10), 이를 에칭함으로써(스텝 S12) 스페이서(30)를 게이트 전극 측벽에 형성한다.
다음에, 도5에 도시한 바와 같이 SiGe막(24)/Si막(26) 및 스페이서(30)를 마스크로 하여, HfO2막(22)의 노출 부분에 Al 이온의 주입을 주입 에너지 500 eV, 도우즈량 1 × 1015/㎝-2정도로 행한다(스텝 S14). 그 후, 열처리를 행한다(스텝 S16). 이 Al 이온의 주입과 열처리에 의해, Al 이온과 HfO2막(22) 중의 산소 이온이 결합한다.
다음에, 도6에 도시한 바와 같이 이온 주입이 행해진 부분의 HfO2막(22)을 제거한다(스텝 S18). 여기서는, HF를 포함한 수용액을 이용하여 에칭함으로써 HfO2막(22)을 제거한다. 이온 주입이 행해진 부분은, HfO2막(22) 중의 산소와 Al 이온이 결합되어 있다. 이 Al 이온과 산소가 결부된 화합물은, HF 수용액에 의해 쉽게 제거할 수 있으므로 이온 주입이 행해진 부분, 즉 SiGe막(24)에 덮여 있는 부분 이외의 부분에 있어서, HfO2막(22)은 거의 완전히 제거할 수 있다. 또한, 이 때 SiGe막(24) 및 Si막(26)의 측벽은 HF 수용액에 대한 에칭 내성이 강한 SiN으로 이루어지는 스페이서(30)로 보호되어 있다. 따라서, SiGe막(24) 및 Si막(26)의 HF 수용 액에 의한 에칭은 억제되어 있다.
다음에, 도7에 도시한 바와 같이 소스 · 드레인(12) 및 연장부(8) 형성용으로 이온 주입을 행한다(스텝 S20). 여기서는, NMOS를 형성하는 경우에는 As 이온 등의 n형 이온을 1 × 1015/㎝-2 정도 주입하고, PMOS를 형성하는 경우에는 B 이온 등의 p형 이온을 1 × 1015/㎝-2 정도 주입한다.
다음에, 포켓(10) 형성용으로 이온 주입을 행한다(스텝 S22). 포켓(10)은 펀치 스루 스톱퍼로서 이용되는 것으로, 스텝 S20의 이온 주입과는 반대로 NMOS인 경우에는 B 이온 등의 p형 이온을 2 × 1013/㎝-2 정도 주입하고, PMOS인 경우에는 As 이온 등의 n형 이온을 2 × 1013/㎝-2 정도 주입한다.
다음에, 스페이서 절연막(32)을 형성한다(스텝 S24). 스페이서 절연막(32)은 스페이서(30)의 측부에 50 내지 70 ㎚ 정도 형성된다. 이 스페이서 절연막(32)을 마스크로 하여, 소스 · 드레인 영역(12) 형성용의 이온 주입을 행한다(스텝 S26). 여기서는, 스텝 S20과 마찬가지로 NMOS인 경우에는 As 이온 등의 n형 이온을 3 × 1015/㎝-2 정도 주입하고, PMOS인 경우에는 B 이온 등의 p형 이온을 3 × 1015/㎝-2 정도 주입한다.
다음에, NiSi막(14, 28)을 형성한다(스텝 S28). 여기서는, 우선 표면에 노출되는 부분, 즉 Si막(26) 표면과 Si 기판(2)의 소스 · 드레인 영역(12) 상에 스 퍼터링법에 의해 Ni막을 10 ㎚ 내지 15 ㎚ 정도로 형성한다. 그 후, 램프 어닐에 의해 450 내지 500 ℃ 정도의 저온의 열처리를 가하고, Si와 Ni를 반응시켜 실리사이드화를 행한다. 그 후, 미반응으로 남은 Si를 제거하고, 다시 고온의 열처리를 가한다. 이에 의해, 자기 정합적으로 NiSi막(14, 28)이 형성되어, 살리사이드 구조의 트랜지스터를 얻을 수 있다.
그 후, 도1에 도시한 바와 같이 HfO2막(22) 및 게이트 전극 등을 매립하도록 층간 절연막으로서 SiN막(40)을 형성하고(스텝 S30), SiO2막(42)을 형성한다. 이 때, SiN막(40)과 SiO2막(42)은 CMP(Chemical Mechanical Polishing)에 의해 평탄화된다. 그 후 이 SiN막(40)과 SiO2막(42)에, 표면으로부터 NiSi막(14) 표면까지 도달하고 그 바닥부에 있어서 NiSi막(14)을 노출시키는 홀을 형성한다. 이 홀에 W를 매립함으로써, W 플러그(44)를 형성한다(스텝 S32). 또한, W 플러그(44) 표면을 CMP에 의해 평탄화시키고(스텝 S34), W 플러그(44) 상에 메탈 배선(46)을 형성한다(스텝 S36).
이상과 같이 하여, 도1에 도시하는 반도체 장치(100)를 제조할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면 HF 수용액에 의한 HfO2막의 에칭 전에 Al 이온을 주입하여 열처리를 가한다. 이에 의해, HfO2막 중의 산소와 Al 이온과는 결합하기 때문에, 이 이온 주입된 부분의 HfO2막은 이후의 공정에 있어서 HF 수용액에 의해 거의 완전히 제거할 수 있다. 따라서, 그 후의 연장부(8) 및 소스 · 드레인 영역(12) 형성을 위한 이온 주입에 있어서도, 똑같이 통상의 에너지로 이온 주입을 행할 수 있어, 단채널(MIS) 등에 있어서도 양호한 특성을 얻을 수 있다.
또 상술한 실시 형태에 있어서는, 고유전율막으로서 HfO2막(22)을 이용하여 설명하였다. 이는 고유전율막 중에서도, 특히 HfO2막(22)이 HF 수용액에 의해 제거되는 것이 곤란하므로 본 발명의 적용이 보다 유효하기 때문이다. 그러나, 본 발명에 있어서는 HfO2막(22)에 한정되는 것은 아니며, 예를 들어 AlHfO나 Al2O3 막 등 다른 고유전율막을 대상으로 하는 것이라도 좋다.
또한, 상술한 실시 형태에 있어서는 게이트 절연막으로서 HfO2막(22)을 단층으로 이용하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어 HfO2막의 하층 또는 상층에 산화막 또는 질화막 등의 저유전율 절연막을 형성하여, 적층 구조의 게이트 절연막으로 한 것 등이라도 좋다.
또한, 상술한 실시 형태에 있어서는 HfO2막(22)에 Al 이온을 주입하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어 Si 이온 등 대상이 되는 고유전율막 중의 산소 등과 결합하여 HF 수용액에 의해 쉽게 에칭할 수 있는 상태로 하는 것이면 다른 이온을 이용한 것이라도 좋다. 또, Si 이온을 이용하는 경우에도 Al 이온의 경우와 마찬가지로, 주입 에너지를 500 eV 정도로 하고 도우즈량을 1 × 1015/㎝-2 정도로 하면 좋다.
또한 상술한 실시 형태에 있어서는, SiGe막(24) 및 Si막(26)의 HF 수용액에 의한 에칭을 방지하기 위해 SiN으로 이루어지는 스페이서(30)를 형성하는 경우에 대해 설명하였다. 그러나, 본 발명은 게이트 전극으로서 이용하는 막의 에칭 내성 등을 고려하면, 스페이서(30)가 형성되어 있지 않은 것이라도 좋다.
또한, 상술한 실시 형태에 있어서는 연장부(8), 포켓(10), 소스 · 드레인 영역(12)을 형성하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 포켓(10)이 형성되어 있지 않은 것이나 단순히 게이트 전극의 양측의 Si 기판(2)에 소스 · 드레인 영역만이 형성되어 있는 것 등이라도 좋다.
또, 상술한 실시 형태에 있어서는 HfO2막(22)을 게이트 절연막으로 하고, 트랜지스터를 형성하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 다른 부분에 이용하는 HfO2막 등의 고유전율막을 HF 수용액을 이용한 에칭에 의해 거의 완전히 제거할 필요가 있는 경우에 있어서 적용할 수 있다.
또한, 상술한 발명에 있어서 층간 절연막이나 게이트 전극의 막 종류, 그 형성 방법 등은 상술한 실시 형태에 있어서 설명한 것에 한정되는 것은 아니다.
또, 상술한 발명에 있어서 기초 기판으로는, 예를 들어 상술한 실시 형태에 있어서의 Si 기판(2)이 해당되고, 배선으로는 예를 들어 SiGe막(24)/Si막(26)/NiSi막(28)으로 이루어지는 게이트 전극이 해당한다. 또한, 상술한 발명에 있어서 오프셋 스페이서로는, 예를 들어 상술한 실시 형태에 있어서의 스페이서(30)가 해당되고, 사이드 월로는 예를 들어 스페이서 절연막(32)이 해당된다.
또한 예를 들어, 상술한 실시 형태에 있어서 스텝 S4를 실행함으로써 고유전율막 형성 공정이 실행되고, 예를 들어 스텝 S6 내지 스텝 S8을 실행함으로써 본 발명의 배선 형성 공정이 실행된다. 또한 예를 들어, 스텝 S14를 실행함으로써 본 발명의 이온 주입 공정이 실행되고, 예를 들어 스텝 S18을 실행함으로써 본 발명의 고유전율막 제거 공정이 실행된다.
또한 예를 들어, 상술한 실시 형태에 있어서 스텝 S10 내지 스텝 S12를 실행함으로써 본 발명의 오프셋 스페이서 형성 공정이 실행되고, 예를 들어 스텝 S22 내지 스텝 S26을 실행함으로써 본 발명의 소스 · 드레인 형성 공정이 실행된다. 또한 예를 들어, 스텝 S20를 실행함으로써 연장부용 이온 주입 공정이 실행되고, 예를 들어 스텝 S24를 실행함으로써 사이드 월 형성 공정이 실행되고, 스텝 S26을 실행함으로써 소스 · 드레인용 이온 주입 공정이 실행된다.
이상 설명한 바와 같이, 본 발명에 따르면 고유전율막을 형성한 후 배선을 마스크로 하여 이온 주입을 행하고, 이 이온 주입을 행한 부분의 고유전율막을 에칭에 의해 제거한다. 따라서, 에칭시 이용하는 HF 수용액으로서는 완전히 제거하는 것이 곤란한 고유전율막을, 이온 주입에 의해 에칭 전에 쉽게 제거할 수 있는 상태로 할 수 있어 에칭에 의해 고유전율막을 거의 완전히 제거할 수 있다.

Claims (7)

  1. 기초 기판에 HfO2막, AlHfO막, 및 Al2O3막 중 어느 1층으로 이루어지는 고유전율막을 형성하는 고유전율막 형성 공정과,
    상기 고유전율막 상에 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 게이트 전극을 마스크로 하여 Al 이온을 주입하는 이온 주입 공정과,
    상기 게이트 전극을 마스크로 하여, Hf수용액을 사용한 에칭에 의해, 상기 게이트 전극에 덮여 있는 부분 이외의 고유전율막을 제거하는 고유전율막 제거 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극 형성 공정 후, 상기 이온 주입 공정 전에, 상기 게이트 전극의 측벽에 오프셋 스페이서를 형성하는 오프셋 스페이서 형성 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 고유전율막 제거 공정 후, 상기 기초 기판이 노출된 부분에 이온 주입을 행하여 소스 · 드레인 영역을 형성하는 소스 · 드레인 형성 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 소스 · 드레인 형성은
    상기 게이트 전극을 마스크로 하여 이온 주입을 행하고, 연장부를 형성하는 연장부용 이온 주입 공정과,
    상기 게이트 전극의 측벽에 사이드 월을 형성하는 사이드 월 형성 공정과,
    상기 게이트 전극과 상기 사이드 월을 마스크로 하여 이온 주입을 행하고, 측벽보다 외측의 상기 기초 기판에 소스 · 드레인 영역을 형성하는 소스 · 드레인용 이온 주입 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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