KR100752191B1 - Ｍｏｓｆｅｔ의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상의 활성 영역 위에 게이트 산화(Gate Oxidation)를 실시하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극 물질을 증착하는 단계; 상기 게이트 전극 물질 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층을 증착하고, 포토 마스크를 수행하여 절연층을 식각하여 하드 마스크를 형성하는 단계; LDD(Lightly Doped Drain) 접합층의 형성을 위해 이온 주입(Junction implantation)을 수행하는 단계; 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층을 형성하는 단계; 및 하드 마스크를 이용하여 게이트 패턴을 형성하는 단계를 포함하는 MOSFET의 제조 방법에 관한 것이다.
MOSFET, 자기정렬, 게이트 패턴, 폴리 실리콘막, 게이트 전극 물질

Description

ＭＯＳＦＥＴ의 제조 방법{Method of Fabricating a MOSFET}
도 1a 내지 도 1d는 종래 기술에 의한 MOSFET를 제조하는 과정을 나타낸 도면,
도 2a 내지 도 2f는 본 발명에 의한 MOSFET를 제조하는 과정을 나타낸 도면.
<도면의 주요 부분에 관한 부호의 설명>
100 : 반도체 기판 110 : 게이트 산화막
120 : 게이트 전극 물질 130 : 절연층
140 : 포토 마스크 150 : 하드 마스크
170 : 절연막 180 : 소스/드레인 접합층
190 : 게이트 패턴
본 발명은 MOSFET의 제조 방법에 관한 것으로서, 특히 폴리 실리콘막의 두께를 상대적으로 낮출 수 있고, 접합 깊이를 상대적으로 깊게 할 수 있도록 하는 MOSFET의 제조 방법에 관한 것이다.
일반적으로 MOSFET(Metal Oxide Silicon Field Effect Transistor)는 게이 트(gate) 전극, 소스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조를 갖는다.
현재 반도체 소자의 소형화, 경량화, 박막화의 추세에 따라 MOSFET의 크기 또한 축소(scale down)되고 있는데, 이러한 트랜지스터의 축소는 게이트전극의 유효 채널 길이(channel length)를 감소시켜 소스와 드레인 사이의 펀치쓰루(punch-through) 특성을 열화시키는 쇼트 채널 효과(short channel effect)를 발생시킨다.
이를 해결하기 위하여 MOSFET의 소스 및 드레인을 LDD(Lightly Doped Drain) 구조로 형성하여 쇼트 채널 효과를 억제하는 셀로우 접합(shallow junction)이 등장하였다.
도 1a 내지 도 1d는 일반적인 MOSFET를 제조하는 과정을 나타낸 도면이다.
도 1a 내지 도 1d를 참조하면, 먼저 반도체 기판(1)에 활성영역을 정의하는 필드영역을 형성한다. 즉, 기판을 식각하여 트렌치를 형성하고, 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적으로 연마하여 필드영역을 형성한다.
다음으로, 도 1a에 도시된 바와 같이 필드영역이 형성된 반도체 기판(1) 전면에 게이트 산화막(2)을 형성한다. 게이트 산화막(2) 위에 폴리(Poly) 실리콘막(3)을 형성한 다음, 게이트 패터닝(Gate Patterning)을 위한 포토 레지스터(Photo Resistor)(4)를 실시한다. 포토 레지스터(4)를 이용하는 식각공정을 수행하여 반도체 기판(1) 상의 게이트 산화막(3)까지 제거하므로써 반도체 기판(1)을 노출시킨다.
그리고, 도 1b에 도시된 바와 같이 게이트 패턴, 즉 게이트 전극(5)이 형성 되도록 건식 에치(Dry Etch) 공정을 수행하고, LDD(Lightly Doping Drain) 접합층(6)의 형성을 위해 이온 주입(Junction implantation)을 수행한다.
그리고, 도 1c에 도시된 바와 같이 측벽 스페이서(Side Wall Spacer)(8)를 형성하기 위하여 절연 물질을 이용하여 절연막(7)을 형성한 후, 도 1d에 도시된 바와 같이 게이트 산화막(2) 상면의 절연막(7)을 제거하여, 측벽 스페이서(8)를 형성하고, 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층(9)을 형성한다.
이와 같이 제조된 MOSFET는 기판 표면의 채널 사이에 LDD 구조의 소스/드레인 접합층을 갖으며 LDD 접합층 상부에 게이트 절연막을 사이에 두고 도전성을 갖는 게이트 전극이 형성되어 있으며 게이트 전극의 측벽에 절연 물질로 된 스페이서가 형성되어 있다.
이후, 도면에는 도시되지 않았지만 반도체 기판의 활성영역 및 게이트 패턴의 상면에 실리사이드층을 형성한 후, 기판 전면에 스퍼터링법을 이용하여 코발트(Co)층 또는 티타늄(Ti)층을 증착하고 열처리를 실시한다. 열처리에 의하여 필드영역 및 스페이서 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 활성영역 및 게이트 전극 상에 있는 금속물질은 활성 영역 및 게이트 전극과 반응하여 실리사이드층을 형성한다. 열처리가 완료된 기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다.
그리고, 실리사이드층이 형성된 기판 전면에 층간절연막을 형성하고, 층간절 연막을 화학기계적연마(Chemical Mechanical Polishing, CMP)로 평탄화한 후 층간절연막을 선택적으로 식각하여 게이트 전극의 상면과 활성영역을 노출시키는 콘택홀을 형성한 다음으로, 콘택홀을 장벽금속층 및 도전물질로 채워서 도전성 콘택플러그를 형성하여 제조를 완료한다.
그러나, 상기와 같은 MOSFET를 제조 방법은 게이트 패터닝(Gate Patterning)을 한 후에 접합층을 형성하는 만드는 기술로 접합 이온 주입(Junction Implantation)시 MOSFET의 채널에 접합 이온 주입이 침투(Penetration)되지 못하도록 폴리 실리콘막의 두께가 충분히 두꺼워야 하므로 디자인 축소와 더불어 폴리 실리콘막의 두께 축소할 수 없는 단점과 접합 깊이(Junction Depth)를 깊게 하는데 한계를 가지고 있는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 산화막 상에 게이트 전극 물질을 증착하고, 게이트 전극 물질 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층을 증착한 후 포토 마스크를 수행함으로써 폴리 실리콘막의 두께를 상대적으로 낮출 수 있고, 접합 깊이를 상대적으로 깊게 할 수 있도록 하는 MOSFET의 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판상의 활성 영역 위에 게이트 산화(Gate Oxidation)를 실시하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극 물질을 증착하는 단계; 상기 게이트 전극 물질 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층을 증착하고, 포토 마스크를 수행하여 절연층을 식각하여 하드 마스크를 형성하는 단계; LDD(Lightly Doped Drain) 접합층의 형성을 위해 이온 주입(Junction implantation)을 수행하는 단계; 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층을 형성하는 단계; 및 하드 마스크를 이용하여 게이트 패턴을 형성하는 단계를 포함하는 MOSFET의 제조 방법에 관한 것이다.
여기서, 상기 게이트 전극 물질은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 도핑 실리콘(doping Silicon), 실리사이드(Silicide)중 선택된 적어도 하나의 재질을 이용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a 내지 도 2f는 본 발명에 의한 MOSFET를 제조하는 과정을 나타낸 도면이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(100)상의 활성 영역(active area) 위에 게이트 산화를 실시하여 게이트 산화막(110)을 형성한다. 여기서, 게이트 산화막(110)은 10∼100Å의 두께로 형성하는 것이 바람직하다.
그런 다음, 게이트 산화막(110) 상에 게이트 전극 물질(120)을 증착하는 데, 게이트 전극 물질(120)은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 도핑 실리콘(doping Silicon), 실리사이드(Silicide)중 선택된 적어도 하나의 재질을 이용하는 것을 특징으로 하고, 게이트 전극 물질(120)을 화학기상증착 공정 등을 이용하여 1500∼3000Å의 두께로 적층한다.
그리고, 게이트 전극 물질(120) 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층(130)을 증착하고, 포토 마스크(140)를 수행하여 절연층(130)을 일정 깊이로 식각하여 도 2b에 도시된 바와 같이 하드 마스크(150)를 형성한다.
그런 다음, 도 2c에 도시된 바와 같이 LDD(Lightly Doped Drain) 접합층(160)의 형성을 위해 이온 주입(Junction implantation)을 수행하고, 소스/드레인 접합층(180)을 형성하기 위해 고농도의 불순물(n+/p+)을 주입하는 데, 이때, 소스/드레인 접합층(180)을 형성하기 위해 도 2d에 도시된 바와 같이 측벽 스페이서용 절연막(170)을 증착한 후 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층(180)을 형성할 수도 있고, 도 2e에 도시된 바와 같이 소스/드레인 접합층(180)을 형성하기 위해 에치 백(Etch Back) 공정을 수행하여 측벽 스페이서용 절연막(170)을 형성한 후 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층(180)을 형성할 수도 있다.
소스/드레인 접합층(180)의 형성이 완료되면 하드 마스크를 이용하여 게이트 패턴(190)을 형성한다.
이후, 공지의 후공정을 진행하는 데, 도면에는 도시되지 않았지만 반도체 기판의 활성영역 및 게이트 패턴의 상면에 실리사이드층을 형성한 후, 기판 전면에 스퍼터링법을 이용하여 코발트(Co)층 또는 티타늄(Ti)층을 증착하고 열처리를 실시 한다. 열처리에 의하여 필드영역 및 스페이서 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 활성영역 및 게이트 전극 상에 있는 금속물질은 활성 영역 및 게이트 전극과 반응하여 실리사이드층을 형성한다. 열처리가 완료된 기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다.
그리고, 실리사이드층이 형성된 기판 전면에 층간절연막을 형성하고, 층간절연막을 화학기계적연마(Chemical Mechanical Polishing, CMP)로 평탄화한 후 층간절연막을 선택적으로 식각하여 게이트 전극의 상면과 활성영역을 노출시키는 콘택홀을 형성한 다음으로, 콘택홀을 장벽금속층 및 도전물질로 채워서 도전성 콘택플러그를 형성하여 제조를 완료한다.
이와 같이 본 발명의 실시예에 따라 얇은 게이트 전극 물질에서도 채널에 접합 이온 주입의 침투를 막을 수 있고, 게이트를 얇게 만들 수 있어서 패터닝이 쉽고 PMD 증착과 컨텍 공정을 쉽게 할 수 있으며, 접합의 깊이에 대한 컨트롤 윈도우(Control Window)가 넓어질 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명인 MOSFET의 제조 방법에 따르면 게이트 산화막 상에 게이트 전극 물질을 증착하고, 게이트 전극 물질 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층을 증착한 후 포토 마스크를 수행함으로써 폴리 실리콘막의 두께를 상대적으로 낮출 수 있고, 접합 깊이를 상대적으로 깊게 할 수 있다.

Claims (3)

  1. 반도체 기판상의 활성 영역 위에 게이트 산화(Gate Oxidation)를 실시하여 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극 물질을 증착하는 단계;
    상기 게이트 전극 물질 상에 하드 마스크용(Hard Mask)으로 절연체로 절연층을 증착하고, 포토 마스크를 수행하여 절연층을 식각하여 하드 마스크를 형성하는 단계;
    LDD(Lightly Doped Drain) 접합층의 형성을 위해 이온 주입(Junction implantation)을 수행하는 단계;
    고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층을 형성하는 단계; 및
    하드 마스크를 이용하여 게이트 패턴을 형성하는 단계
    를 포함하는 MOSFET의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극 물질은,
    폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 도핑 실리콘(doping Silicon), 실리사이드(Silicide)중 선택된 적어도 하나의 재질을 이용하는 것을 특징으로 하는 MOSFET의 제조 방법.
  3. 제 1 항에 있어서,
    소스/드레인 접합층을 형성하는 단계에서는,
    소스/드레인 접합층을 형성하기 위해 측벽 스페이서용 절연막을 증착한 후 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층을 형성하거나 또는 소스/드레인 접합층을 형성하기 위해 에치 백(Etch Back) 공정을 수행하여 측벽 스페이서용 절연막을 형성한 후 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층을 형성하는 것을 특징으로 하는 MOSFET의 제조 방법.
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