KR100562744B1 - 반도체 소자의 층간 절연막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 제조방법에 관한 것으로, 반도체 소자의 게이트 전극간 종횡비(Aspect Ratio)가 큰 경우 게이트 전극과 금속 라인 사이의 층간 절연막으로 사용되는 BPSG막의 증착시 발생되는 보이드(void)를 제거하여 반도체 소자의 수율을 향상시킬 수 있도록 한 것이다.
본 발명에 따른 제조방법은 반도체 소자의 층간절연막 제조 방법에 있어서, 반도체 기판위에 게이트 전극과 그 측면에 사이드월 스페이서를 형성하는 단계와; 상기 게이트 전극 및 사이드월 스페이서가 있는 상태에서 소스/드레인 이온주입후 반도체 기판의 전면에 식각 정지막을 증착하는 단계와 상기 식각 정지막위에 1차 BPSG막을 증착하고 어닐링하는 단계 및 상기 1차 BPSG막위에 2차 BPSG막을 증착하고 어닐링한 후 평탄화를 위한 CMP를 진행하는 단계와 상기 식각 정지막 증착전에 진행하던 소스/드레인 어닐링을 동일한 조건으로 1차 BPSG막 증착후 진행하는 단계를 포함한 것이다.
이러한 본 발명은 게이트 전극과 금속 라인간 층간 절연막인 BPSG막 증착시 BPSG막 증착 공정을 두번에 걸쳐 진행하되, 종래기술상에서 식각 정지막 증착 직전에 진행하던 소스/드레인 어닐링 공정을 1차 BPSG막 증착직후 진행하여 BPSG 어닐링 역할과 소스/드레인 어닐링 역할을 겸하게 하며, 상대적으로 고온인 소스/드레인 어닐링 공정의 효과에 의해 BPSG 플로우가 좋아지게 되는데, 이 때 1차 BPSG막의 두께를 얇게 증착함으로 인해 흐름효과가 배가되어 1차 BPSG막 성장후 게 이트 전극간에 형성된 슬릿 보이드를 완전히 제거할 수 있음은 물론, BPSG막의 두께가 얇은 상태에서 소스/드레인 어닐링이 됨에 따라 종래기술상에서의 소스/드레인 이온주입직후, 즉 식각 정지막 증착전에 진행하던 소스/드레인 어닐링과 동일한 효과를 얻을 수 있어서, 트랜지스터의 특성에 전혀 변화없이 보이드를 제거할 수 있다.
반도체, 소자, 층간, 절연막, 게이트, 살리사이드, BPSG, 슬릿, 보이드

Description

반도체 소자의 층간 절연막 제조방법{A Manufacturing Method of Layer Insulation Film of Semiconductor Element}
도 1a 내지 도 1c는 종래기술에 따른 층간 절연막 제조방법을 설명하기 위한 공정단면도
도 2a 내지 도2e는 본 발명에 따른 층간 절연막 제조방법을 설명하기 위한 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판
102 : 게이트 전극
104 : 사이드월 스페이서
106 : 식각 정지막
108 : 1차 BPSG 층간 절연막(어닐링 전 상태)
108a : 1차 BPSG 층간 절연막(어닐링 후 상태)
110 : 2차 BPSG 층간 절연막
본 발명은 반도체소자의 층간 절연막 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 전극간 종횡비(Aspect Ratio)가 큰 경우, 게이트 전극과 금속 라인 사이의 층간 절연막으로 사용되는 BPSG막의 증착시 발생되는 보이드(void)를 제거하여 반도체 소자의 수율을 향상시킬 수 있도록 한 반도체소자의 층간 절연막 제조방법에 관한 것이다.
일반적으로, 반도체 제조장치가 고집적화됨에 따라, 반도체 기판 배선의 넓이뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하는 추세에 있다.
따라서, 게이트의 길이 및 게이트 전극간 거리가 더욱더 폭이 협소해지는 추세에 있다. 이에따라, 층간 절연막으로서 통상의 실리콘 산화막을 이용할 때 게이트 전극 간의 양호한 매립성을 얻기가 어려워서, 그 대안으로 BPSG(Boro-Phospho Silicate Glass)막이나 고밀도 플라즈마 CVD법에 의한 USG(HDP-USG: High Density Plasma-CVD-Undoped Silicate Glass)막이 이용되고 있다.
BPSG막은, 게이트 전극을 덮고, 콘택홀 형성시의 에칭 스토퍼(etching stopper)가 되는 실리콘 질화막과의 에칭 선택비가 높다는 특징을 갖고 있고, 유동성이 높아서 게이트 전극과 금속 라인사이의 층간 절연막으로 여러 반도체 소자에서 많이 사용되고 있다.
BPSG막의 갭필 특성(홀 채움 특성)이 우수하더라도 폭이 협소화된 게이트 전극 간을 매립할 때, 성장시에 소위 슬릿 보이드(slit void)가 발생한다. 이 슬릿 보이드는 특히 게이트 전극간 종횡비가 큰 경우에 더 심화되게 되며, 게이트 전극간에 콘택홀을 형성하는 경우에는, 이 슬릿 보이드에 의해 인접하는 콘택홀간에서 브릿지(bridge)가 발생하여 반도체 소자의 수율을 저하시키기 때문에, BPSG막에 멜팅(melting), 리플로잉(reflowing) 및 어닐링(annealing)을 실시함으로써, 슬릿 보이드를 소멸시킬 필요가 있다.
BPSG 막의 멜팅, 리플로잉 및 어닐링 공정에서는 최저 700℃, 통상 800℃ 이상의 고온 조건을 요하고, 게이트 전극간 종횡비가 클수록 슬릿 보이드를 제거하기 위해서는 고온의 어닐링 공정이 필요하다. 그러나, 고온에서는 붕소(B)의 아웃 디퓨전(out diffusion) 확률이 높아지고, 소스/드레인(source/drain) 정션(junction)의 프로파일(profile)이 변하는 등 트랜지스터에 변화를 주게되어 소자특성에 문제가 생기게 되고, 살리사이드(salicide) 공정이 적용되는 반도체 소자의 경우, 소스/드레인 정션위에 형성된 살리사이드가 정션 내부로 더 깊게 들어가게 되어 정션 누설 전류(leakage current)를 야기시킬 수 있다.
따라서, 상기에 언급된 고온의 어닐링시 모든 문제점을 종합적으로 감안하여 BPSG 어닐링 공정시 700℃ 이상을 넘기지 않고 통상 700℃에서 BPSG 어닐링을 진행하게 된다.
상기에 언급된 700℃ 온도는 오랫동안 통상적으로 사용되어 왔던 온도로서 살리사이드공정 적용소자는 물론 난 살리사이드(non-salicide) 공정을 적용하는 반도체 소자에서도 동일하게 적용되고 있다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 제조 공정을 순차적으로 나타낸 도면들이다. 이들 도면들을 참조하여 종래의 층간 절연막 제조 공정을 살펴보면 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation)공정으로 필드 산화막을 형성하고, 반도체 기판(10)의 활성 영역 상부에 게이트 산화막(미도시됨)을 형성한다. 그 다음 게이트 산화막 상부에 도전층으로서 도프트 폴리실리콘(doped poly silicon)을 증착하고, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 도프트 폴리실리콘막을 패터닝하여 게이트 전극(12)을 형성하고 하부의 게이트 산화막도 패터닝한다.
그 다음, 도면에 도시되지 않았지만 LDD(Lightly Doped Drain) 이온 주입 공정을 진행하여 게이트 전극(12)에 의해 드러난 반도체 기판(10)내에 LDD 영역을 형성한다. 이어서, 반도체 기판의 전면에 절연 박막으로서 실리콘 질화막을 증착하고 이를 건식식각하여 게이트 전극(12) 및 사이드월 스페이서(14)를 형성한다. 그런 다음, 역시 도면에 도시되지 않았지만, 게이트 전극(12) 및 사이드월 스페이서(14)를 마스크로 삼아 소스/드레인 이온 주입 공정을 실시하여 반도체 기판(10)내에 소스/드레인 영역을 형성함으로써 게이트 전극(12), 소스/드레인 영역을 갖는 MOSFET의 반도체 소자가 제조된다.
다음으로 도 1b에 도시된 바와 같이, 식각 정지막(16) 제조공정을 진행한다.
이 식각 정지막(16)은 콘택홀 에칭시 에칭 스토퍼로서 안전한 콘택홀 에칭 조절 역할을 하는 동시에 BPSG막의 붕소(B) 또는 인(P) 도판트의 반도체 기판으로의 확산을 막는 역할을 하게 된다.
따라서, 상기 식각 정지막(16)으로서는 실리콘 산화막 보다는 실리콘 질화 막을 사용하는 것이 유리하다. 반도체 기판(10) 상부 전면에는 얇게 증착된 식각 정지막(16)을 형성한다.
이때, 식각 정지막(16)으로서 실리콘 질화막을 사용하는 경우, 그 두께는 350Å 정도가 적당하다.
이어서, 도 1c에 도시된 바와 같이, 상기 식각 정지막(16) 상부 전면에 층간 절연막(18)으로서 BPSG를 증착하고, 화학기계적연마(CMP) 공정으로 BPSG막 표면을 평탄화 한다.
그런데, 상술한 바와 같이, 종래 기술에 의한 반도체 소자의 층간 절연막 제조 공정시, BPSG의 갭필 특성이 양호하다고 하더라도, 반도체 소자의 고집적화 추세에 따라 게이트 전극간 종횡비(aspect ratio)가 증가하게 되고, 이 경우 BPSG막 성장시에 상기 게이트 전극간에 도 1c에 도시된 바와 같이, 슬릿 보이드(20)가 발생하여 게이트 전극(12)간에 콘택홀을 형성하는 경우에는, 상기 슬릿 보이드(20)에 의해 인접하는 콘택홀 간에 브릿지(bridge)가 발생하여 반도체 소자의 수율을 저하시키게 되는 문제점이 있었다.
이에 본 발명은 상기와 같은 문제를 해결하기 위하여 발명된 것으로서, 본 발명의 목적은, 반도체 소자에서의 층간 절연막 형성시, BPSG막을 1차, 2차로 두번에 걸쳐 증착하고, 각각에 대한 어닐링을 실시하되, BPSG 어닐링 온도보다 상대적으로 고온공정인 소스/드레인 어닐링 공정을 2차 BPSG막 보다 상대적으로 많이 얇은 1차 BPSG막 증착후에 진행하여 슬릿보이드를 제거한후 2차 BPSG막을 두껍게 증 착하고, 1차 BPSG막 어닐링 온도, 즉 소스/드레인 어닐링 공정의 온도와 동일한 온도로 2차 BPSG막의 어닐링을 실시하여 결과적으로 슬릿 보이드를 제거하면서 트랜지스터에 변화가 최대한 없도록 한 반도체 소자의 층간 절연막 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에서 반도체 기판위에 게이트 전극과 그 측면에 사이드월 스페이서를 형성하는 단계와 상기 게이트 전극 및 사이드월 스페이서가 있는 상태에서 소스/드레인 이온주입후 반도체 기판 전면에 식각 정지막을 증착하는 단계와 상기 식각 정지막위에 1차 BPSG막을 증착하고 어닐링하는 단계 및 상기 1차 BPSG막위에 2차 BPSG막을 증착하고 어닐링한 후 평탄화를 위한 CMP를 진행하는 단계 상기 식각 정지막 증착전에 진행하던 소스/드레인 어닐링을 동일한 조건으로 1차 BPSG막 증착후 진행하는 단계를 포함한 제조방법이 제공된다.
상기 소스/드레인 어닐링 온도와 동일한 조건으로 2차 BPSG막 증착후 어닐링을 진행하도록 한다.
본 발명에서는 식각정지막으로서 실리콘 산화막에 비해 그 역할이 우수한 실리콘 질화막이 사용되며, BPSG막을 두번에 걸쳐 증착하되 1차 BPSG막 증착시에는 그 두께를 500Å 내지 1,500Å 정도로 얇게하고, 원래 식각정지막 증착직전에 진행하던 소스/드레인 어닐링 공정을 생략하며, 상기 1차 BPSG막 증착후에 소스/드레인 어닐링 공정을 진행하여 소스/드레인 어닐링 역할을 함은 물론 동시에 BPSG 어닐링 을 겸한다.
이때, 정상적인 BPSG어닐링 온도인 700℃에 비해 고온(800℃ 내지 1,000℃)으로 진행되기에 BPSG 플로우(flow)가 용이하게 되어 1차 BPSG막 증착시, 종횡비가 높은 게이트 전극간에 형성된 슬릿 보이드를 제거할 수 있게 된다.
또한, 이때 BPSG막이 1차로 형성된 상대적으로 얇은막이기 때문에 BPSG막의 두께가 한번에 증착되어 두꺼웠을 경우에 비해 최종 층간 절연막 내에서 게이트 전극간 좁은 골의 하부에 형성된 슬릿 보이드를 제거하기 용이하여 한번에 BPSG막을 증착후 소스/드레인 어닐링공정 진행시에 제거되지 않는 슬릿 보이드도 제거될 수 있다.
BPSG막의 두께가 두껍지 않은 상태에서 소스/드레인 어닐링시, 소자의 트랜지스터 특성이 변하지 않으면서 BPSG 슬릿 보이드 또한 완전히 제거할 수 있다.
여기서, 소스/드레인 어닐링을 1차 BPSG막 증착후에 진행하게 되므로 1차 BPSG막의 두께가 얇을수록 소스/드레인 정션(junction)의 디퓨전이 잘되어 정상적인 트랜지스터 특성을 보이게 되고 그 대신에, 종횡비가 상대적으로 큰 게이트 전극간에서는 슬릿 보이드가 거의 제거되면서도 약간의 골이 형성되면서 후속 2차 BPSG 막의 어닐링시, 충분히 어닐링되어 플로우되는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부한 예시도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에서는 특별히 난 살리사이드 공정에 대하여 언급하는 것은 상기에서 언급한 살리사이드된 소스/드레인 정션이 상대적으로 고온 공정에서 정션 누설 전류를 야기시킬 수 있기 때문이며, 난 살리사이드 공정은 슬로우 에스램(Slow SRAM)등 주로 반도체 소자의 저 전압 공정(low power process)에서 많이 사용되어지고 있다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 제조방법을 설명하기 위한 공정단면도이다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI공정으로 필드산화막을 형성하고, 반도체 기판(100)의 활성 영역 상부에 게이트 산화막(미도시됨)을 형성한다.
그런 다음에, 게이트 산화막 상부에 도전층으로서 도프트 폴리실리콘(doped poly silicon)을 증착하고, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 도프트 폴리실리콘막을 패터닝하여 게이트 전극(102)을 형성하고 하부의 게이트 산화막도 패터닝한다.
그 다음, 도면에 도시되지 않았지만 LDD(Lightly Doped Drain) 이온 주입 공정을 진행하여 게이트 전극(102)에 의해 드러난 반도체 기판(100)내에 LDD 영역을 형성한다.
이어서, 반도체 기판 전면에 절연박막으로서 실리콘 질화막을 증착하고, 이를 건식 식각하여 게이트 전극(102) 및 사이드월 스페이서(104)를 형성한다. 그런다음 역시 도면에 도시되지 않았지만, 게이트 전극(102) 및 사이드월 스페이서(104)를 마스크로 삼아 소스/드레인 이온 주입 공정을 실시하여 반도체 기판(100) 내에 소스/드레인 영역을 형성함으로써 게이트 전극(102), 소스/드레인 영 역을 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 반도체 소자가 제조된다.
다음으로 도 2b에 도시된 바와 같이, 식각 정지막(106) 제조 공정을 진행한다.
이때 중요한 것은 원래 식각 정지막(106) 증착전에 진행하게 되는 소스/드레인 어닐링 공정을 반드시 생략한후 도 2c 및 도 2d에서 설명될 1차 BPSG막 증착후에 소스/드레인 어닐링 공정을 진행하는 것이다.
이 식각 정지막(106)의 역할은 콘택홀 에칭시 에칭 스토퍼로서 안전한 콘택홀 에칭 조절 역할을 하는 동시에BPSG막의 붕소(B) 또는 인(P) 도판트의 반도체 기판으로의 확산을 막는 역할을 하게 된다.
따라서, 상기 식각정지막(106)으로서는 실리콘 산화막보다는 실리콘 질화막을 사용하는 것이 유리하다. 본 발명에서는 후속 1차 BPSG 어닐링 공정의 온도가 상대적으로 고온이기에 특별히 실리콘 질화막을 사용한다. 식각 정지막으로서의 실리콘 질화막의 두께는 350Å으로 한다.
반도체 기판(100)의 상부 전면에는 얇게 증착한 식각 정지막(106)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 식각 정지막(106)의 상부 전면에는 층간 절연막으로서 1차 BPSG막(108)(어닐링전 상태)을 500Å 내지 1,500Å 정도로 얇게 증착한다. 이때, 역시 폭이 좁은 게이트 전극간에 슬릿 보이드(200)가 생기게 된다.
다음으로 도 2d에 도시된 바와 같이, 소스/드레인 이온주입후 생략되었던 소스/드레인 어닐링 공정을 동일한 조건으로 진행하게 된다. 이때 소스/드레인 어닐링 공정의 경우, 소스/드레인 정션의 확실한 디퓨전(diffusion)을 위해 BPSG 어닐링 온도(700℃)보다 고온공정이고, 1차로 형성된 BPSG막의 두께가 얇기 때문에 BPSG막의 플로우가 용이하면서도 소자 특성에 변화가 거의 없게 만들 수 있는데, 이 공정을 통해 슬릿 보이드를 용이하게 제거할 수 있게 된다.
결과적으로, 1차 BPSG막 어닐링후에 슬릿 보이드가 없는 1차 BPSG막(108a)이 형성된다. 다만, 1차 BPSG막의 두께가 너무 얇을 경우 도 2d에 도시된 바와 같이, 종횡비가 큰 게이트 전극간에 어닐링후에도 어느정도 골을 형성할 수 있고, 종횡비가 클수록 그 정도가 심해질 수 있어서 반도체 소자 내의 모든 부분에서 완벽한 갭필모양을 갖추기 위해 후속 2차 BPSG막 공정을 통해 약간 더 보완할 필요가 있다.
다음으로 도 2e에 도시된 바와 같이, 층간절연막으로서 평탄화를 위해 2차 BPSG막(110)을 두껍게 증착하고, 1차 BPSG막의 어닐링시와 동일한 온도로 어닐링을 실시한다. 이때 어닐링의 조건은 일반적 노(Furnace) 어닐링인 콘벤셜타입(Conventional Type) 또는 FTP(Fast Thermal Process)타입으로 진행할 수 있다.
이후 화학기계적연마(CMP)공정으로 2차 BPSG막(110) 표면을 평탄화하여 게이트 전극과 금속 라인간에 보이드가 없는 층간 절연막을 얻게 되어 결과적으로 콘택홀간 브릿지를 방지하여 반도체 소자의 수율향상에 기여할 수 있게 된다.
상기에서 일반적인 700℃ BPSG 어닐링이 아닌 상대적으로 고온으로 역시 2차 BPSG막의 어닐링을 진행함으로서 1차 BPSG막 공정후에 게이트 전극간에 있을 수 있는 갭을 완전히 보완하여 갭필하여 주게 된다.
상술한 바와 같이, 본 발명은 반도체 소자의 공정에 적용되게 되며, 게이트 전극과 금속 라인간 층간 절연막인 BPSG막 증착시 BPSG막 증착 공정을 두번에 걸쳐 진행하되, 종래기술상에서 식각 정지막 증착 직전에 진행하던 소스/드레인 어닐링 공정을 1차 BPSG막 증착직후 진행하여 BPSG 어닐링 역할과 소스/드레인 어닐링 역할을 겸하게 하며 상대적으로 고온인 소스/드레인 어닐링 공정의 효과에 의해 BPSG 플로우가 좋아지게 되는데, 이 때 1차 BPSG막의 두께를 얇게 증착함으로 인해 흐름효과가 배가되어 1차 BPSG막 성장후 게이트 전극간에 형성된 슬릿 보이들 완저히 제거할 수 있음은 물론, BPSG막의 두께가 얇은 상태에서 소스/드레인 어닐링이 됨에 따라 종래기술상에서의 소스/드레인 이온주입직후, 즉 식각 정지막 증착전에 진행하던 소스/드레인 어닐링과 동일한 효과를 얻을 수 있어서, 트랜지스터의 특성에 전혀 변화없이 보이드를 제거할 수 있다.
아울러, 2차 BPSG막 공정에서의 어닐링을 역시 소스/드레인 어닐링의 온도와 동일온도로 진행하여 층간 절연막 전체에 대한 최종적인 갭필 특성을 배가시켜 우수한 층간 절연막을 얻을 수 있어서, 수율이 향상된다.
또한, 본 발명의 제조 방법은 추가의 마스크 공정등 까다로운 공정 추가없이 기존에 적용되었던 공정을 이용하여 쉽게 적용할 수 있다는 이점이 있다.

Claims (2)

  1. 반도체 소자의 층간절연막 제조 방법에 있어서,
    반도체 기판위에 게이트 전극과 그 측면에 사이드월 스페이서를 형성하는 단계와;
    상기 게이트 전극 및 사이드월 스페이서가 있는 상태에서 소스/드레인 이온주입후 반도체 기판 전면에 식각 정지막을 증착하는 단계와;
    상기 식각 정지막위에 1차 BPSG막을 증착하고, 종래의 식각 정지막 증착전에 진행하던 소스/드레인 어닐링 조건과 동일한 조건으로 어닐링하여 상기 1차 BPSG막 및 상기 소스/드레인 어닐링 공정이 동시에 수행되도록 하는 단계; 및
    상기 1차 BPSG막위에 2차 BPSG막을 상기 1차 BPSG막보다 두껍게 증착하고, 상기 1차 BPSG막 어닐링 조건과 동일한 조건으로 어닐링한 후 평탄화를 위한 CMP를 진행하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 제조방법.
  2. 삭제
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