KR20030067379A - 반도체 소자의 층간 절연막 평탄화 방법 - Google Patents

반도체 소자의 층간 절연막 평탄화 방법 Download PDF

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Abstract

본 발명은 마스크 패터닝에 유리한 BPSG막을 이용한 층간 절연막 평탄화에 있어서, 하부에서 상부로 갈수록 농도가 점점 낮아지도록 BPSG막을 증착한 후 열처리함으로써 하부의 농도가 높은 BPSG막에 의해 평탄화가 충분히 이루어지도록 하고 상부의 농도가 낮은 BPSG막으로 인해 후속의 열공정시 발생하는 리플로우(Reflow) 현상을 방지해서 마스크 패터닝과 표면 모폴로지(Morphology)를 개선하여 비트라인 식각시 잔류물 발생을 억제할 수 있는 이점이 있다.

Description

반도체 소자의 층간 절연막 평탄화 방법{METHOD FOR PLANATION ILD OF SEMICONDUCTOR}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀 더 구체적으로는 층간 절연막을 평탄화시키는 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.
최근에는 반도체 디자인 룰이 점점 미세화됨에 따라 반도체 소자를 다층 및 복잡한 구조로 제조하고 있다. 더욱이, 빈도체 소자의 고집적화에 따른 고속 동작을 달성하기 위해서는 도프트 폴리실리콘으로 이루어진 배선 대신에 도프트 폴리실리콘과 금속 실리사이드, 예컨대 텅스텐 실리사이드가 순차적으로 적층된 폴리사이드로 대체하고 있다.
도1a 내지 도1c는 종래 기술에 의한 BPSG막을 이용한 층간 절연막 평탄화 방법을 나타낸 단면도이다.
도1a 내지 도1c를 참조하여 BPSG막을 이용한 층간 절연막 평탄화 방법을 설명하면 반도체 기판(10) 상에 게이트 전극(11)을 형성한 후 게이트 전극(11) 상부에 제 1 층간 절연막(12)을 증착한 후 식각 공정을 통해 활성 영역(A)에 콘택홀을형성한 다음 폴리실리콘(미도시함)을 증착한다.
이어서, 도1b에 도시된 바와 같이 CMP 또는 에치백 공정을 통해 평탄화와 동시에 폴리실리콘 플러그(13)를 형성한 다음 도1c에 도시된 바와 같이 제 2 층간 절연막으로 BPSG막(14)을 증착한 후 열처리 공정을 진행하여 평탄화를 진행한다.
그러나, 이러한 BPSG막 증착시 좁은 패턴 간격을 매립할 때 노칭(notching)이 발생하게 되어 이후 소자간 브리지를 유발하게 된다.
이러한 노칭(notching)를 방지하기 위해 BPSG막의 농도를 높게하거나 두께를 두껍게 증착하게 되면 후속에 평탄화를 위해서 에치 백 공정을 추가해야하는 등 평탄화 방법이 어려워지고, 후속 열처리 공정시 BPSG막의 리플로우(Reflow)로 인해 하부 패턴이 밀려나거나 하는 소자의 결함을 발생하게 되는 문제점이 있어서, 이러한 BPSG막을 이용한 층간 절연막 평탄화 문제점을 해결하기 위해 HDP 산화막을 적용하였다.
도2는 종래 기술에 의한 HDP 산화막을 이용한 층간 절연막의 문제점을 나타낸 단면도이다.
여기에 도시된 바와 같이 HDP 산화막(15)은 다른 산화막과는 달리 이온들이 웨이퍼 기판에 입사되면서 증착되기 때문에 곡률이 다르게 형성된다. 그러나 HDP 산화막을 이용하면 하부층의 토폴로지에 따라서 산처럼 솟아오르는 지역이 발생하여 마스크 작업시 빛을 반사시켜 노칭(notching)을 유발하는 문제점이 있었다.
도3은 종래의 HDP 산화막을 이용하여 평탄화 하였을 때 전도막 패턴을 나타내는 것으로 하부 토폴로지로 인해 산처럼 솟아오른 지역에서 마스크 작업시 빛을반사시켜 노칭을 유발하기 때문에 전도막 패턴이 곧지 않고 구불구불하게 형성되는 것을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 마스크 패터닝에 유리한 BPSG막을 이용한 층간 절연막 평탄화에 있어서, 하부에서 상부로 갈수록 농도가 점점 낮아지도록 BPSG막을 증착한 후 열처리함으로써 하부의 농도가 높은 BPSG막에 의해 평탄화가 충분히 이루어지도록 하고 상부의 농도가 낮은 BPSG막으로 인해 후속의 열공정시 발생하는 리플로우(Reflow) 현상을 방지할 수 있는 반도체 소자의 층간절연막 평탄화 방법을 제공하는 것이다.
도1a 내지 도1c는 종래 기술에 의한 BPSG막을 이용한 층간 절연막 평탄화 방법을 나타낸 단면도이다.
도2는 종래 기술에 의한 HDP 산화막을 이용한 층간 절연막의 문제점을 나타낸 단면도이다.
도3은 종래의 HDP 산화막을 이용하여 평탄화 하였을 때 전도막 패턴을 나타낸 것이다.
도4a 내지 도4c는 본 발명에 의한 층간절연막 평탄화 방법을 나타낸 단면도들이다.
도5는 본 발명에 의해 평탄화 하였을 때 이후 전도막 패턴 형성후 패턴 상태를 나타낸 것이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 11 : 게이트 전극
12 : 제 1 층간 절연막 13 : 폴리실리콘 플러그
14 : 제 2 층간 절연막 15 : HDP 산화막
16 : 제 1 BPSG막 17 : 제 2 BPSG막
18 : 제 2 층간 절연막 A : 활성 영역
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 게이트 전극을 형성한 후 게이트 전극 상부에 제 1 층간 절연막을 증착하는 단계와, 상기 층간절연막을 식각해서 활성 영역에 콘택홀을 형성한 후 폴리실리콘을 증착하는 단계와, 상기 제 1 층간절연막을 평탄화하는 단계와, 상기 제 1 층간절연막을 평탄화한 결과물 상에 농도가 BPSG막의 불순물 농도를 상부로 올라갈수록 낮아지도록 단계적으로 조절하여 제 2 층간 절연막을 형성한 후 평탄화가 충분히 되도록 열공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.
이때, 상기 BPSG막의 B 농도는 2~6 wt%, P 농도는 2~5 wt% 범위내에서 순차적으로 조절하고, 상기 제 2 층간절연막 열공정은 700~900℃ 온도 범위에서 실시하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4a 내지 도4c는 본 발명에 의한 층간절연막 평탄화 방법을 나타낸 단면도들이다.
먼저, 도 4a에 도시된 바와 같이 반도체 기판(10) 상에 게이트 전극(11)을 형성한 후 게이트 전극(11) 상부에 제 1 층간절연막(12)을 증착한다.
그런 다음 식각 공정을 통해 활성 영역에 콘택홀을 형성한 후 폴리실리콘(미도시함)을 증착한다.
이어서, 도4b에 도시된 바와 같이 CMP 또는 에치백 공정을 통해 제 1 층간 절연막을 평탄화한 다음 도4c에 도시된 바와 같이 농도가 높은 제 1 BPSG막(16)을 증착한 후 농도가 낮은 제 2 BPSG막(17)을 증착하여 제 2 층간절연막(18)을 형성한 후 열공정을 진행하여 평탄화가 진행한다.
이때, 상기 제 2 층간절연막(18)막의 농도를 2단계 이상으로 나누어 형성할 수 있으며 이때 B 농도는 2~6 wt%, P 농도는 2~5 wt% 범위 내에서 순차적으로 조절한다. 또한 상기 제 2 층간절연막(18) 열공정은 700~900℃ 온도 범위에서 진행한다.
여기서, 제 2층간절연막(18)의 하부 층의 농도를 높게 하는 것은 BPSG막의 평탄화가 충분히 되도록 하기 위한 것이고, 상부층의 농도를 낮게 하는 것은 후속 열처리 공정에 의한 리플로우(Reflow)가 발생하지 않도록 하기 위한 것이다.
도5는 본 발명에 의해 평탄화 하였을 때 이후 전도막 패턴 형성후 패턴 상태를 나타낸 것으로 BPSG막 평탄화시에 노칭(notching)이 발생하지 않아 전도막 패턴이 곧고 깨끗하게 형성된 것을 볼 수 있다.
상기한 바와 같이 본 발명은 마스크 패터닝에 유리한 BPSG막을 이용한 층간 절연막 평탄화에 있어서, 하부에서 상부로 갈수록 농도가 점점 낮아지도록 BPSG막을 증착한 후 열처리함으로써 하부의 농도가 높은 BPSG막에 의해 평탄화가 충분히 이루어지도록 하고 상부의 농도가 낮은 BPSG막으로 인해 후속의 열공정시 발생하는 리플로우(Reflow) 현상을 방지해서 마스크 패터닝과 표면 모폴로지(Morphology)를 개선하여 비트라인 식각시 잔류물 발생을 억제할 수 있는 이점이 있다.
또한, 평탄화 특성이 우수하여 소자간 브리지 발생을 방지함으로써 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 반도체 기판 상에 게이트 전극을 형성한 후 게이트 전극 상부에 제 1 층간 절연막을 증착하는 단계와,
    상기 층간절연막을 식각해서 활성 영역에 콘택홀을 형성한 후 폴리실리콘을 증착하는 단계와,
    상기 제 1 층간절연막을 평탄화하는 단계와,
    상기 제 1 층간절연막을 평탄화한 결과물 상에 농도가 BPSG막의 불순물 농도를 상부로 올라갈수록 낮아지도록 단계적으로 조절하여 제 2 층간 절연막을 형성한 후 평탄화가 충분히 되도록 열공정을 진행하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  2. 제 1항에 있어서, 상기 BPSG막의 B 농도는 2~6 wt%, P 농도는 2~5 wt% 범위내에서 순차적으로 조절하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화 방법.
  3. 제 1항에 있어서, 상기 제 2 층간절연막 열공정은 700~900℃ 온도 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화 방법.
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