KR20030002744A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 콘택 플러그 및 하부 전극을 형성하는 과정에서, 하부 전극이 형성될 영역의 층간 절연막을 먼저 제거하고 측벽에 소정의 식각 경사면을 갖는 절연막을 증착한 후 이를 식각 마스크로 하는 식각 공정으로 하부 절연막의 노출된 영역을 식각하여 콘택 플러그가 형성될 콘택홀을 형성하므로써 콘택홀을 형성하기 위한 포토 리소그라피 공정 단계를 줄이고 하부 전극 형성 영역과 콘택 플러그 형성 영역의 정렬 오차가 발생되는 것을 방지하여 소자의 불량을 방지할 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극 및 콘택 플러그를 동시에 형성하여 정렬 오차를 방지할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
셀 트랜지스터의 정전 용량을 증대시키기 위한 방법으로 대부분의 커패시터는 SNC(Storage Node Capacitor) 형태의 것을 채용하고 있으며, 이 SNC 형채의 대표적인 방법이 스택 커패시터(Stack capacitor)이다. 스택 커피시터는 하부전극을 실린더 타입의 폴리실리콘으로 형성하며, 하부 전극은 폴리실리콘 플러그에 의해 반도체 기판과 전기적으로 연결된다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성한 후 소정 영역의 제 1 층간 절연막(12)을 식각하여 반도체 기판(11)의 접합 영역을 노출시킨다.
도 1b를 참조하면, 제 1 층간 절연막(12)이 제거된 영역을 포함한 전체 상부에 폴리실리콘층을 증착한다. 이후 제 1 층간 절연막(12) 상의 폴리실리콘층을 제거하여 층간 절연막이 제거된 부분에만 폴리실리콘층을 잔류시켜 콘택 플러그(14)를 형성한다.
도 1c를 참조하면, 전체 상부에 식각 정지막(15), 제 2 층간 절연막(16) 및 하드 마스크(17)를 순차적으로 형성한다.
도 1d를 참조하면, 포토 리소그라피/식각 공정을 통하여 소정 영역의 하드 마스크(17), 제 2 층간 절연막(16) 및 식각 정지막(15)을 제거한다. 이로써, 식각 정지막(15), 제 2 층간 절연막(16) 및 하드 마스크(17)는 콘택 플러그(14) 상부를 포함한 소정 영역에만 잔류된다.
도 1e를 참조하면, 식각 정지막(15) 및 제 2 층간 절연막(16)의 측벽과 하드 마스크(17) 상부에 전도성 물질을 형성하여 하부 전극(18)을 형성한다.
도 1f를 참조하면, 전체 상부에 유전체막(19) 및 상부 전극(20)을 형성하여 커패시터를 제조한다.
상기의 커패시터 제조 공정은 반도체 소자의 디자인 룰이 감소함에 따른 셀 피치(Cell picth)의 감소로 인하여, 콘택 플러그 상부에 하부 전극을 형성하기 위한 공정 마진 역시 감소된다.
도 2a 및 도 2b는 도 1d에서의 정렬 오차가 발생된 상태를 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 전체 상부에 식각 정지막(15), 제 2 층간 절연막(16) 및 하드 마스크(17)를 순차적으로 형성되면, 포토 리소그라피/식각 공정을 통하여 소정 영역의 하드 마스크(17), 제 2 층간 절연막(16) 및 식각 정지막(15)을 제거한다. 이로써, 식각 정지막(15), 제 2 층간 절연막(16) 및 하드 마스크(17)는 콘택 플러그(14)를 포함한 소정 영역에만 잔류된다. 이때, 정렬 오차가 발생되면 콘택 플러그(14)의 상부 표면(A)이 노출된다.
도 2b를 참조하면, 식각 정지막(15) 및 제 2 층간 절연막(16)의 측벽과 하드 마스크(17) 상부에 전도성 물질을 형성하여 하부 전극(18)을 형성하고, 전체 상부에 유전체막(19) 및 상부 전극(20)을 형성하여 커패시터를 제조한다.
이때, 상부 전극(20)이 정렬 오차에 의해 노출된 콘택 플러그(20)의 상부 표면과 접촉되어 소자의 불량이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극이 형성될 영역의 층간 절연막을 먼저 제거하고 측벽에 소정의 식각 경사면을 갖는 절연막을 증착한 후 이를 식각 마스크로 하는 식각 공정으로 하부 절연막의 노출된 영역을 식각하여 콘택 플러그가 형성될 콘택홀을 형성하므로써 콘택홀을 형성하기 위한 포토 리소그라피 공정 단계를 줄이고 하부 전극 형성 영역과 콘택 플러그 형성 영역의 정렬 오차가 발생되는 것을 방지하여 소자의 불량을 방지할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 도 1d에서의 정렬 오차가 발생된 상태를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3e는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 커패시터 제조 방법의 다른 실시예를 설명하기 위하여 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31, 41 : 반도체 기판12, 32, 42 : 제 1 층간 절연막
13 : 콘택홀14 : 콘택 플러그
15, 33 : 식각 정지층16, 34 : 제 2 층간 절연막
17 : 하드 마스크18 : 하부 전극
19 : 유전체막20 : 상부 전극
35 : 질화막 스페이서35a : 식각 경사면
35b : 질화막 하드 마스크36, 43 : 전도성 물질층
36a, 43a: 하부 전극36b, 43b: 콘택 플러그
37 : 이상산화 방지막38 : 유전체막
39 : 상부 전극44 : 금속막
45 : 금속 실리사이드층A : 콘택 플러그 상부 표면
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 반도체 기판 상에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성한 후 소정 영역의 제 2 층간 절연막을 제거하는 단계, 제 2 층간 절연막의 측벽에 식각 경사면을 갖는 질화막 스페이서를 형성하는 단계, 제 2 층간 절연막의 하부에 노출된 식각 정지막 및 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계, 제 2 층간 절연막이 제거된 영역 및 콘택홀에 전도성 물질을 매립하여 제 2 층간 절연막이 제거된 영역에는 하부 전극을, 콘택홀에는 콘택 플러그를 동시에 형성하는 단계, 제 2 층간 절연막 및 질화막 스페이서를 제거한 후 하부전극의 표면에 이상산화 방지막을 형성하는 단계 및 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
질화막 스페이서는 전체 상부에 질화막을 증착한 후 C4F8및 O2분위기나 C2F6및 O2분위기에서 질화막:산화막의 식각 선택비를 1:20 내지 1:40으로 하는 등방성식각 공정으로 형성된다. 이때, 질화막은 약 400℃의 온도에서 PECVD법으로 증착하며, 증착 두께는 500 내지 1000Å이다. 또한, 질화막은 플라즈마 증가형 질화막 증착 장비에서 스텝 커버리지가 50 내지 60%가 되도록 증착되어 제 2 층간 절연막의 상부와 제 1 층간 절연막 상부의 증착 차이가 약 2배 정도 발생된다.
식각 경사면의 각도는 제 1 층간 절연막이 노출되는 정도를 결정하며, 제 2 층간 절연막이 제거된 영역과 제 1 층간 절연막이 노출되는 영역의 비가 1:1 내지 3:1이 되도록 한다.
전도성 물질층은 폴리실리콘으로 형성하며, 500 내지 600℃의 온도에서 LPCVD법으로 형성하며, 증착 두께는 3000 내지 6000Å이다. 이때, 폴리실리콘의 도핑 농도는 1E20 내지 7E20 ions/㎤이다.
이상산화 방지막은 TiN막이나 Al2O5막으로 형성되며, 스핀 코팅을 통해 100 내지 300Å의 두께로 형성된다.
본 발명에 따른 반도체 소자의 커패시터 제조 방법의 다른 실시예는 반도체 기판 상에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성한 후 소정 영역의 제 2 층간 절연막을 제거하는 단계, 제 2 층간 절연막의 측벽에 식각 경사면을 갖는 질화막 스페이서를 형성하는 단계, 제 2 층간 절연막의 하부에 노출된 식각 정지막 및 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계, 제 2 층간 절연막이 제거된 영역 및 콘택홀에 전도성 물질을 매립하여 제 2 층간 절연막이 제거된 영역에는 하부 전극을, 콘택홀에는 콘택 플러그를 동시에 형성하는 단계, 제 2 층간 절연막 및 질화막 스페이서를 제거한 후 하부 전극의 표면에 금속막을 형성하고 열처리를 실시하여 하부 전극의 표면에 금속 실리사이층을 형성하는 단계 및 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
금속막은 스퍼터링 증착법으로 Ti, Co 또는 W을 증착하여 형성하며, 300 내지 500Å의 두께로 형성된다.
열처리는 약 1000sccm의 N2가스를 공급하면서 650 내지 800℃의 온도로 60 내지 300초 동안 급속 열처리로 실시된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3e는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(31) 상에 제 1 층간 절연막(32), 식각 정지막(33) 및 제 2 층간 절연막(34)을 순차적으로 형성한 후 소정 영역의 제 2 층간 절연막(34)을 식각한다.
도 3b를 참조하면, 전체 상부에 하드 마스크로써 질화막을 형성한 후 식각공정으로 제 2 층간 절연막(34) 상부 및 식각 정지막(33) 상의 질화막을 제거하고, 제 2 층간 절연막(34)의 측벽에 소정의 식각 경사면(35a)을 갖는 질화막 스페이서(35)를 형성한다. 식각 경사면(35a)의 각도에 따라 하부 제 1 층간 절연막(32)이 노출되는 정도가 결정되며, 이에 따라 후속 공정에서 제 1 층간 절연막(32)에 형성될 콘택 플러그의 면적이 결정된다. 식각 경사면(35a)은 각도는 제 2 층간 절연막(35)이 제거되는 영역과 제 1 층간 절연막(32)이 노출되는 영역의 비가 1:1 내지 3:1이 되도록 조절한다. 즉, 후속 공정에서 형성될 하부 전극의 상부 폭과 콘택 플러그의 폭이 1:1 내지 3:1이 되도록 한다.
질화막은 약 400℃의 온도에서 PECVD법으로 증착되며, 증착 두께는 500 내지 1000Å이다. 이때, 스텝 커버리지는 50 내지 60%가 되도록 한다. 질화막 식각 공정은 등방성 식각 공정으로 실시되며, C4F8및 O2분위기나 C2F6및 O2분위기에서 질화막:산화막의 식각 선택비를 1:20 내지 1:40으로 하여 실시된다.
이때, 질화막 하드 마스크 증착시 플라즈마 증가형 질화막(Plasma enhanced nitride) 증착 장비에서 질화막 하드 마스크를 증착하면 스텝 커버리지가 약 50 내지 60%로 상당히 낮아 제 2 층간 절연막(34) 상부과 하부(제 1 층간 절연막 상부)의 차이가 2배정도 발생되므로 등방성 식각 공정시 제 2 층간 절연막(34)의 질화막이 완전히 제거된다. 이후, 후속 공정에서 제 1 층간 절연막(34)에 콘택홀을 형성할 때도 제 2 층간 절연막(34) 상부에는 질화막 하드 마스크(35b)가 남아 있어 제 2 층간 절연막(34)의 하드 마스크 역할을 계속적으로 수행하게 된다. 또한, 질화막과 산화막, 특히 제 1 층간 절연막(32)을 BPSG막으로 형성할 경우 질화막과의 식각 선택비를 용이하게 조절할 수 있다.
도 3c를 참조하면, 제 2 층간 절연막(34)의 하부에 노출된 식각 정지막(33)을 제거하고, 제 1 층간 절연막(32)을 식각하여 콘택홀(36)을 형성한다. 이때, 제 2 층간 절연막(34) 상의 질화막도 같이 제거된다.
도 3d를 참조하면, 제 2 층간 절연막(34)이 제거된 영역 및 콘택홀(36)이 충분히 매립되도록 전체 상부에 전도성 물질층(36)을 형성한 후 제 2 층간 절연막(34) 상의 전도성 물질층을 제거하여 제 2 층간 절연막(34)이 제거된 영역에는 하부 전극(36a)을, 콘택홀(36)에는 콘택 플러그(36b)를 동시에 형성한다.
전도성 물질층(36)은 폴리실리콘으로 형성하며, 500 내지 600℃의 온도에서 LPCVD법으로 형성하며, 증착 두께는 3000 내지 6000Å이다. 이때, 폴리실리콘의 도핑 농도는 1E20 내지 7E20 ions/㎤가 되도록 한다.
도 3e를 참조하면, 제 2 층간 절연막 및 질화막 스페이서를 제거한 후 하부전극(36a)의 표면에 이상산화 방지막(Barrier)(37)을 한다. 이후 전체 상부에 유전체막(38) 및 상부 전극(39)을 순차적으로 형성한다.
이상산화 방지막(37)은 TiN막이나 Al2O5막으로 형성하며, 스핀 코팅을 통해 100 내지 300Å의 두께로 형성한다.
커패시터의 정전 용량을 확보하기 위하여 높은 유전 상수를 갖는 절연막을 이용해 유전체막을 형성한다. 이로 인해, 높은 유전 상수를 갖는 절연막 특성상 이상 산화를 방지하기 위하여 금속 전극을 사용하는 것이 필수적이다. 하지만, 금속 전극의 낮은 열적 안정성에 대해 현재까지 깊은 논의가 되고 있으며, 이는 논리 소자(Logic device)에서 열적 안정성을 검증받은 금속 실리사이드(Metal silicide)의 적용 가능성을 고려할 수 있다. 종래의 스택 커패시터의 경우 실린더 바디(Cylinder body)가 대부분 산화막(Oxide)인데 비하여, 본 발명의 셀 커패시터의 실린더 바디가 콘택 플러그와 같은 폴리실리콘이며, 이는 논리 소자에서 검증받은 금속 막(Metal layer)을 단순히 실린더 바디에 증착 후 열처리함으로써 열적으로 안정적인 금속 실리사이드 하부 전극의 셀 커패시터를 제조할 수 있다.
이하, 금속 실리사이드 하부 전극의 셀 커패시터를 제조하는 방법을 설명하기로 한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 커패시터 제조 방법의 다른 실시예를 설명하기 위하여 도시한 소자의 단면도이다.
도 4a를 참조하면, 도 3a 내지 도 3d에서 실시한 공정을 동일하게 적용한 후 제 2 층간 절연막 및 질화막 스페이서를 제거하여 반도체 기판(41)에는 제 1 층간 절연막(41)에 콘택 플러그(43a)가 형성되고, 상부에는 하부 전극(43b)이 형성된다.
도 4b를 참조하면, 하부 전극(43b)을 포함한 전체 상부에 금속막(44)을 형성한다. 금속막(44)은 스퍼터링 증착법으로 Ti, Co 또는 W을 300 내지 500Å의 두께로 형성한다.
도 4c를 참조하면, 열처리 공정을 실시하여 하부 전극(43b) 표면에 금속 실리사이드층(45)을 형성한다. 이때, 열처리 공정은 약 1000sccm의 N2가스를 공급하면서 650 내지 800℃의 온도로 60 내지 300초 동안 급속 열처리 공정으로 진행한다.
도 4d를 참조하면, 하부 전극(43b)과 반응하지 않은 제 1 층간 절연막(42) 상의 금속막(44)을 제거한다. 이후 전체 상부에 유전체막(도시되지 않음) 및 상부 전극(도시되지 않음)을 순차적으로 형성한다.
상술한 바와 같이, 본 발명은 콘택 플러그와 하부 전극을 동시에 형성하여 공정의 단계를 줄이고, 정렬 오차를 방지하므로써 불량의 발생을 억제하고 공정의 신뢰성을 향상시키는 효과가 있다.
Claims (12)
- 반도체 기판 상에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성한 후 소정 영역의 상기 제 2 층간 절연막을 제거하는 단계;상기 제 2 층간 절연막의 측벽에 식각 경사면을 갖는 질화막 스페이서를 형성하는 단계;상기 제 2 층간 절연막의 하부에 노출된 상기 식각 정지막 및 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;상기 제 2 층간 절연막이 제거된 영역 및 상기 콘택홀에 전도성 물질을 매립하여 상기 제 2 층간 절연막이 제거된 영역에는 하부 전극을, 상기 콘택홀에는 콘택 플러그를 동시에 형성하는 단계;상기 제 2 층간 절연막 및 상기 질화막 스페이서를 제거한 후 상기 하부전극의 표면에 이상산화 방지막을 형성하는 단계 및전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 질화막 스페이서는 전체 상부에 질화막을 증착한 후 C4F8및 O2분위기나 C2F6및 O2분위기에서 질화막:산화막의 식각 선택비를 1:20 내지 1:40으로 하는 등방성 식각 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 2 항에 있어서,상기 질화막은 약 400℃의 온도에서 PECVD법으로 증착하며, 증착 두께는 500 내지 1000Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 2 항에 있어서,상기 질화막은 플라즈마 증가형 질화막 증착 장비에서 스텝 커버리지가 50 내지 60%가 되도록 증착되어 상기 제 2 층간 절연막의 상부와 상기 제 1 층간 절연막 상부의 증착 차이가 약 2배 정도 발생되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 식각 경사면의 각도는 상기 제 1 층간 절연막이 노출되는 정도를 결정하며, 상기 제 2 층간 절연막이 제거된 영역과 상기 제 1 층간 절연막이 노출되는 영역의 비가 1:1 내지 3:1이 되도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 전도성 물질층은 폴리실리콘으로 형성하며, 500 내지 600℃의 온도에서 LPCVD법으로 형성하며, 증착 두께는 3000 내지 6000Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 폴리실리콘의 도핑 농도는 1E20 내지 7E20 ions/㎤인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 이상산화 방지막은 TiN막이나 Al2O5막으로 형성되며, 스핀 코팅을 통해 100 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 반도체 기판 상에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성한 후 소정 영역의 상기 제 2 층간 절연막을 제거하는 단계;상기 제 2 층간 절연막의 측벽에 식각 경사면을 갖는 질화막 스페이서를 형성하는 단계;상기 제 2 층간 절연막의 하부에 노출된 상기 식각 정지막 및 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;상기 제 2 층간 절연막이 제거된 영역 및 상기 콘택홀에 전도성 물질을 매립하여 상기 제 2 층간 절연막이 제거된 영역에는 하부 전극을, 상기 콘택홀에는 콘택 플러그를 동시에 형성하는 단계;상기 제 2 층간 절연막 및 상기 질화막 스페이서를 제거한 후 상기 하부 전극의 표면에 금속막을 형성하고 열처리를 실시하여 상기 하부 전극의 표면에 금속 실리사이층을 형성하는 단계; 및전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 9 항에 있어서,상기 금속막은 스퍼터링 증착법으로 Ti, Co 또는 W을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 9 항에 있어서,상기 금속막은 300 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 9 항에 있어서,상기 열처리는 약 1000sccm의 N2가스를 공급하면서 650 내지 800℃의 온도로 60 내지 300초 동안 급속 열처리로 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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| KR100615092B1 (ko) * | 2004-08-16 | 2006-08-23 | 삼성전자주식회사 | 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 |
| KR100742281B1 (ko) * | 2006-01-23 | 2007-07-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101380310B1 (ko) * | 2012-03-28 | 2014-04-02 | 주식회사 동부하이텍 | 커패시터 및 그 형성 방법 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615092B1 (ko) * | 2004-08-16 | 2006-08-23 | 삼성전자주식회사 | 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 |
| US7374953B2 (en) | 2004-08-16 | 2008-05-20 | Samsung Electronics Co., Ltd. | Ferroelectric random access memories (FRAMS) having lower electrodes respectively self-aligned to node conductive layer patterns and methods of forming the same |
| US7521746B2 (en) | 2004-08-16 | 2009-04-21 | Samsung Electronics Co., Ltd. | Ferroelectric random access memories (FRAMS) having lower electrodes respectively self-aligned to node conductive layer patterns and methods of forming the same |
| KR100742281B1 (ko) * | 2006-01-23 | 2007-07-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101380310B1 (ko) * | 2012-03-28 | 2014-04-02 | 주식회사 동부하이텍 | 커패시터 및 그 형성 방법 |
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