KR20020002081A - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 적층 구조(Stack)의 커패시터 제조 공정에서, 콘택 플러그를 형성한 후 하부 전극 형성 시 콘택홀 마스크와 하부 전극 마스크의 정렬 오차(Misalign)로 인하여 확산 장벽층이 노출되어, 고유전체 증착시 산소 분위기에서 확산 장벽층의 산화로 인하여 저유전율 값을 가지는 유전체가 기생적으로 형성되는 것을 방지하기 위하여, 콘택홀 내부에 확산 장벽층을 형성하되 콘택홀 상부의 높이보다 낮게 형성(Recess)하고 전체 상부에 하부 전극 시드층을 형성하므로써, 하부 전극 형성 시 콘택홀 측벽에 형성된 하부 전극 시드층의 두께만큼 정렬 오차에 대한 마진(Margin)을 확보하여 확산 장벽층의 노출 및 산화를 방지해 커패시터의 누설 전류 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 콘택홀 마스크와 하부 전극 마스크의 정렬 오차를 보상하여 확산 장벽층의 노출을 방지하므로써 커패시터의 누설 전류 특성시키고, 기생적인 저유전율 유전체막의 형성을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.

일반적으로, 폴리 플러그 구조의 커패시터 공정은 콘택 플러그 마스크와 하부 전극 마스크의 정렬 오차(Misalign)를 피할 수가 없기 때문에, 확산 장벽층(Barrier Metal)이 유전체막 증착시 노출된다. 확산 장벽층이 노출되면 유전체막과 접촉되어 누설 전류 특성이 저하되고, 또한 고온의 산소 분위기에서 유전체막 증착 시 노출된 확산 장벽층의 산화로 인하여 저유전율의 유전체가 형성됨에 따라 전체 커패시턴스(Capacitance)값을 저하시켜 고유전체 커패시터의 전기적 특성을 저하시킨다. 따라서, 저온 유전체 증착 및 저온 어닐링 공정을 개발하고 있지만 고유전체 본성을 얻지 못하여 셀 당 요구되는 커패시턴스를 얻지 못하고 있다. 공정의 비용 절감을 위해 전기 도금(Electorplating) 방식을 이용한 Pt 적층 구조 전극 형성 공정에 있어서도 상기와 같은 정렬 오차 문제를 완화시킬 수 있는 공정이 필요하다.

따라서, 본 발명은 하부 전극 시드층을 이용하여 콘택홀 내부로 확산 장벽층을 형성한 후, 전체 상부에 하부 전극 시드층을 형성하여 콘택홀 측벽에 형성된 하부 전극 시드층의 두께만큼 정렬 오차에 대한 마진을 확보함으로써, 확산 장벽층의 노출의 방지하여 누설 전류 특성을 향상시키고 저유전율 유전체의 형성을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.

<도면의 주요 부분에 대한 부호 설명>

1 : 반도체 기판 2 : 층간 절연막

3 : SiON 막 4 : 도프트 폴리실리콘층

5 : TiSix 막 6 : TiN 막

7 : 시드층 8 : 접착층

9 : 더미 산화막 10 : 하부 전극

11 : 유전체막 12 : 상부 전극

본 발명에 따른 반도체 소자의 에피 채널 형성 방법은 반도체 기판 상부에 층간 절연막 및 SiON막을 형성한 후 상기 SiON막 및 층간 절연막을 식각하여 접합부가 노출되는 콘택홀을 형성하는 단계, 콘택홀 내부에 도프트 폴리실리콘층, TiSix막 및 TiN 막을 순차적으로 형성한 후 에치백 공정으로 소정 두께의 TiN막을 식각하는 단계, 전체 상부에 하부 전극 시드층, 접착층 및 더미 산화막을 형성하는 단계, 하부 전극 마스크를 이용한 식각 공정으로 더미 산화막 및 접착층을 식각하는 단계, 노출된 하부 전극 시드층 상부에 전기 도금법으로 하부 전극을 형성하는 단계, 더미 산화막, 접착층 및 노출된 하부 전극 시드층을 제거하는 단계 및 전체 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어진다.

상기의 단계에서, 하부 전극 시드층은 MOCVD법, PVD법 및 AL CVD법 중 어느 한 가지 방법으로, Ru, Pt, TiN, TiAlN 및 TiSiN 중 어느 하나를 200 내지 800Å 범위의 두께로 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도이다.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2) 및 식각 선택비가 높은 SiON 막(3)을 순차적으로 형성한 후, 접합부가 노출되도록 제 1 콘택홀을 형성한다. 이후, 제 1 콘택홀 내부에 콘택 플러그를 형성하되, 층간 절연막(2)의 높이보다 낮게 형성한다.

콘택 플러그는 TiN/TiSix/Poly-Si의 TiN Capped Plug 방법을 적용하여 형성하는데, 콘택 플러그 형성 방법을 설명하면 다음과 같다. 먼저, 화학기상 증착법으로 콘택홀 내부에 500 내지 3000Å 범위의 두께로 도프트 폴리실리콘층(4)을 형성하고 에치 백(Etch Back) 공정으로 플러그 리세스(Plug Recess)를 형성한다. 도프트 폴리실리콘층(4) 상부에 도프트 폴리실리콘층(4)과 후속 공정에 형성될 확산 장벽층인 TiN 막(6)과의 접촉 저항을 낮추기 위하여 TiSix 막(5)을 형성한다. TiSix 막(5)은 전체 상부에 Ti을 형성하고 열처리를 실시하여 TiSix 막을 형성한 후 미반응 Ti를 습식시각으로 제거하여 형성한다. 이후, 전체 상부에 TiN 막(6)을 형성한 후, SiON 막(3)을 식각하지 않는 식각 선택성(Selectivity)을 갖는 식각 가스를 이용하여 층간 절연막(2)의 높이보다 낮도록 소정 두께의 TiN 막(6)을 식각한다.

도 1b를 참조하면, TiN 막(6)을 포함한 전체 상부에 하부 전극 시드층(8)을 형성한다. 이후, 하부 전극 시드층(8) 상에 접착층(Glue Layer; 8) 및 더미산화막(Dummy Oxide; 9)을 순차적으로 형성한다. 접착층(8)은 하부 전극 시드층(8)과 더미 산화막(9)의 접착력을 향상시키기 위하여 형성한다.

하부 전극 시드층(8)은 MOCVD법, PVD법 및 AL CVD법 중 어느 한 가지 방법으로, Ru, Pt, TiN, TiAlN 및 TiSiN 중 어느 하나를 200 내지 800Å 범위의 두께로 형성한다.

도 1c를 참조하면, 하부 전극 마스크를 이용한 식각 공정으로 더미 산화막(9) 및 접착층(8)을 식각한다.

도 1d를 참조하면, 전기 도금법으로 Pt을 도금하여 하부 전극을 형성한다.

도 1e를 참조하면, 습식 세정(Wet Dip Out)으로 더미 산화막(9) 및 접착층(8)을 제거한다. 이후, 하부 전극(10) 간의 절연을 위하여 블랭킷 식각(Blanket Etch)으로 노출된 하부 전극 시드층을 제거한다.

도 1f를 참조하면, 하부 전극을 포함한 전체 상부에 저온에서 CVD법으로 BST를 이용하여 유전체막(11)을 형성하고, 급속 열처리(RTP)로 유전체막(11)을 열처리한다. 이후, CVD법으로 Pt를 증착하여 상부 전극(12)을 형성한다.

도 1e에서 도시한 바와 같이, 하부 전극 시드층(7)은 하부 전극(10) 하부의 콘택홀에 잔류하기 때문에, 하부 전극 마스크의 정렬 오차가 발생한다 하더라도, 콘택홀 측벽에 잔류하는 하부 전극 시드층(7)의 막두께만큼 정렬 오차 마진을 확보하고 있기 때문에 확산 장벽층인 TiN 막(7)은 노출되지 않는다. 결국, TiN 막(7)이 유전체막(11)과 접촉하지 않으므로 누설 전류가 발생하지 않고, TiN 막(7)이 산화하여 저유전율의 유전체막이 기생적으로 형성되는 현상도 방지한다.

상술한 바와 같이, 본 발명은 콘택홀 마스크와 하부 전극 마스크의 정렬 오차 마진을 확보하여 확산 장벽층인 TiN 막(7)이 노출되는 것을 방지하므로써, 커패시터의 누설 전류 특성 및 유전체막의 막질을 향상시키는 효과가 있다.

Claims (3)

1. 반도체 기판 상부에 층간 절연막 및 SiON막을 형성한 후 상기 SiON막 및 층간 절연막을 식각하여 접합부가 노출되는 콘택홀을 형성하는 단계;

   상기 콘택홀 내부에 도프트 폴리실리콘층, TiSix막 및 TiN 막을 순차적으로 형성한 후 에치백 공정으로 소정 두께의 상기 TiN막을 식각하는 단계;

   전체 상부에 하부 전극 시드층, 접착층 및 더미 산화막을 형성하는 단계;

   하부 전극 마스크를 이용한 식각 공정으로 상기 더미 산화막 및 접착층을 식각하는 단계;

   노출된 상기 하부 전극 시드층 상부에 전기 도금법으로 하부 전극을 형성하는 단계;

   상기 더미 산화막, 접착층 및 노출된 하부 전극 시드층을 제거하는 단계; 및

   전체 상부에 유전체막 및 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 하부 전극 시드층은 Ru, Pt, TiN, TiAlN 및 TiSiN 중 어느 하나를 200 내지 800Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 하부 전극 시드층은 MOCVD법, PVD법 및 AL CVD법 중 어느 한 가지 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.