KR100266002B1 - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 필드산화막을 갖는 제1도전형의 반도체기판 사아에 게이트산화층을 형성하는 단계와, 게이트산화층 상에 게이트 전극을 형성함과 동시에 필드산화막 상에 커패시터의 하부전극을 형성하는 단계와, 하부전극 상의 소정 부분을 노출시키는 유전층을 형성하는 단계와, 잔류된 유전층을 덮으며 반도체기판의 노출된 부분 및 하부전극의 노출된 부분과 접촉되도록 폴리실리콘층을 증착하는 단계와, 폴리실리콘층을 반도체기판과 접촉되는 부분과, 하부전극과 접촉되는 부분과 하부전극과 접촉되는 부분과 소정 간격으로 이격된 부분을 제외한 나머지 부분을 소정 두께 식각하고 산화하여 콘택 플러그 및 커패시터의 상부전극을 형성하는 단계를 구비한다.

Description

반도체장치의 제조방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 메탈공정 시, 메탈의 스텝커버리지(step coverage)가 우수하도록 한 반도체장치의 제조방법에 관한 것이다.

제1a도 내지 제1f도는 종래기술에 따른 반도체장치의 제조공정도로, 이하 첨부된 도면을 참조하여 설명하겠다.

제1a도를 참조하면, 반도체기판(100)에 소자활성영역과 필드영역을 한정하는 필드산화막(102)을 형성한다.

이어서 필드산화막(102)을 포함한 반도체기판(100) 표면에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)하여 게이트산화층 (104)을 형성한다.

그리고 게이트산화층(104) 상에 불순물이 도핑된 제1폴리실리콘층과 텅스텐실리사이드층을 순차적으로 형성한 후, 소정부위에 잔류되도록 불순물이 도핑된 제1폴리실리콘층 및 텅스텐실리사이드층을 식각한다.

이 때, 도면에 도시된 바와 같이, 소자활성영역 상에 잔류된 불순물이 도핑된 제1폴리실리콘층 및 텅스텐실리사이드층은 게이트(a)가 되고, 격리영역인 필드산화막상에 잔류된 불순물이 도핑된 제1폴리실리콘층 및 텅스텐실리사이드층은 캐패시터의 하부전극(b)이 된다.

이어서, 반도체기판(100) 상에 게이트(a)를 마스크로 하여 불순물을 주입함으로써, 게이트(a) 양측 하부 기판에 저농도 불순물영역(110)이 형성된다.

제1b도를 참조하면, 게이트(a) 및 하부전극(b)이 형성된 반도체기판(100)의 전표면에 산화실리콘 및/또는 질화실리콘을 CVD 한 후, 게이트(a) 및 하부전극(b)을 포함한 필드산화막(102)을 덮되, 하부전극(b)상의 일부위가 노출되도록 패턴 식각하여 절연층(112)을 형성한다.

이때, 하부전극(b')을 덮고 있는 절연층(112)은 이 후 캐패시터의 유전층으로 사용된다.

제1c도를 참조하면, 반도체기판(100)에 절연층(112)을 덮도록 불순물이 도핑된 제2폴리실리콘층(114)과 질화실리콘층(116)을 순차적으로 형성한다.

이 때, 제2폴리실리콘층(114)은 기판 상에 충분한 두께로 도포함으로써 기판 표면으로부터의 높이가 각각 다른 게이트 및 캐패시터의 하부전극 간의 단차지지 않도록 하며, 이후의 공정에서 캐패시터의 상부전극이나 저항 또는 콘택플러그 (contact plug)로 사용된다.

제1d도를 참조하면, 질화실리콘층(116)을 소자의 활성영역을 덮되, 게이트 (a)와 대응된 부위를 노출시키고, 필드영역을 노출시키되, 하부전극(b) 상의 개구된 일부위 및 상기 개구된 일부위와 소정간격으로 이격된 부위를 덮도록 패턴 식각한다.

이 때, 식각되어 잔류된 질화실리콘층(116)은 이 후의 산화공정에서 산화방지층으로 이용된다.

제1e도를 참조하면, 산화방지층(116)을 마스크로 하여 기판의 제2폴리실리콘층(114)을 국부산화방법으로 산화시킨다. 이 때, 산화방지층은 산화공정 시 산화방지층과 대응된 하부의 제2폴리실리콘층(114)이 산화되지 않도록 방지하는 역할을 한다.

즉, 불순물이 도핑된 제2폴리실리콘층은 산화방지층에 의해 덮여진 부위에는 산화가 진행되지 않고, 산화방지층이 없는 부분에는 도면부호 114-1과 같이, 산화가 진행된다.

이어서, 산화방지층을 제거한다.

그리고 필드영역에서 산화되지 않은 제2폴리실리콘층(114)은 캐패시터의 상부전극 또는 저항 또는 콘택플러그로 사용된다.

캐패시터와 저항특성은 그 형성방법에 따라 다르나, 보통 단위 캐패시터 값은 1.0~2.0fF/um2, 면저항은 100Ω 이하로 콘트롤한다.

제1f돌를 참조하면, 반도체기판(100) 상에 불순물을 주입하여 고농도 불순물영역(111)을 형성한다.

이 때, 고농도 불순물영역(111)은 산화되지 않은 제2폴리실리콘층(114)과 대응되는 기판 하부에만 형성되고, 산화된 제2폴리실리콘층(114-1)에는 형성되지 않는다.

이어서, 산화되지 않은 제2폴리실리콘층(114) 상에 잔류되도록 도전성 금속을 매립하여 전극(118)을 형성한다.

도면부호 c는 접촉플러그가 되고, 도면부호 d는 캐패시터의 하부전극과 연결되는 상부전극이 된다.

그러나, 종래의 반도체장치의 제조방법에서는 콘택플러그 및 캐패시터의 하부전극등의 형성을 위한 제2폴리실리콘층 국부 산화 시, 제2폴리실리콘층의 산화되지 않은 부위와 산화된 부위 같의 단차가 심하게 형성된다.

따라서, 제2폴리실리콘층의 산화된 부위와 산화되지 않은 부위 간에 발생된 단차로 인하여 이 후의 메탈 증착 시, 표면이 고르지 못하여 금속의 스텝커버리지가 좋지 못한 문제점이 발생된다.

본 발명은 이러한 문제점을 해결하고자, 콘택플러그 및 하부전극 등의 형성을 위한 제2폴리실리콘층을 국부산화시킨 후에 제2폴리실리콘층의 산화된 부위와 산화되지 않은 부위 간의 단차를 없앰으로써 이후 증착되는 금속의 스텝커버리지를 향상시킬 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.

본 발명의 반도체장치의 제조방법은 반도체기판 상에 필드산화막을 형성하는 단계와, 반도체기판 상에 게이트산화층을 개재시키어 게이트를 형성함과 동시에 필드산화막 상에 커패시터의 하부전극을 형성하는 단계와, 게이트 및 하부전극을 덮으며, 하부전극 상의 일부위를 노출시키는 절연층을 형성하는 단계와, 반도체기판 상에 상기 절연층을 덮도록 폴리실리콘층을 형성하는 단계와, 폴리실리콘층 상에 게이트와 대응된 부위와 하부전극을 포함한 필드산화막과 대응된 부위를 노출시키되, 하부전극은 노출된 일부위 및 노출된 일부위와 소정간격으로 이격된 부위를 덮도록 식각정지층을 형성하는 단계와, 식각정지층을 마스크로 하여 폴리실리콘층을 소정 두께만큼 식각하고, 잔류된 폴리실리콘층을 산화하여 접촉플러그 및 커패시터의 상부전극을 형성하는 단계와, 식각정지층을 제거하는 단계를 구비하는 것을 특징으로 한다.

제1a 내지 f도는 종래기술에 따른 반도체장치의 제조공정도이고,

제2a 내지 f도는 본 발명에 따른 반도체장치의 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

100, 200 : 반도체기판 102, 202 : 필드산화막

104, 204 : 게이트산화층 106, 206 : 제1폴리실리콘층

108, 208 : 텅스텐실리사이드층 110, 210 : 저농도 불순물영역

111, 211 : 고농도 불순물영역 112, 212 : 절연층

114, 214 : 제2폴리실리콘층 116, 216 : 질화실리콘층

118, 218 : 금속 a, a' : 게이트

b, b' : 하부전극

이하, 첨부된 도면을 찹조하여 본 발명을 설명하겠다.

제2a도 내지 제2f도는 본 발명에 따른 반도체장치의 제조공정도이다.

제2a도를 참조하면, 반도체기판(200)에 소자활성영역과 필드영역을 한정하는 필드산화막(202)을 형성한다.

이어서 반도체기판(200)에 산화실리콘층과, 불순물이 도핑된 제1폴리실리콘층과, 텅스텐실리사이드층을 순차적으로 형성한 후, 소정부위 식각하여 게이트절연막(204)이 개재된 게이트(a')와 캐패시터의 하부전극(b')을 형성한다.

이 때, 제1폴리실리콘층(206)은 CVD 방법으로 증착하여 형성한다.

이어서, 반도체기판(200) 상에 게이트(a')를 마스크로 하여 불순물을 주입함으로써, 게이트(a') 양측 하부 기판에 저농도 불순물영역(210)이 형성된다.

제2b도를 참조하면, 게이트(a') 및 하부전극(b')이 형성된 반도체기판(200)의 전표면에 산화실리콘 및/또는 질화실리콘을 CVD 한 후, 게이트(a') 및 하부전극 (b')을 포함한 필드산화막(202)을 덮되, 하부전극(b')상의 일부위가 노출되도록 패턴 식각하여 절연층(212)을 형성한다.

제2c도를 참조하면, 반도체기판(200)에 절연층(212)을 덮도록 불순물이 도핑된 제2폴리실리콘층(214)과 질화실리콘층(216)을 순차적으로 형성한다.

이 때, 제2폴리실리콘층(214)은 게이트(a') 및 캐패시터의 하부전극(b')을 충분한 두께로 덮어 단차가 지지않도록 한다.

제2d도를 참조하면, 질화실리콘층(216)을 소자의 활성영역을 덮되, 게이트 (a')와 대응된 부위를 노출시키고, 필드영역의 필드산화막(202)을 노출시키되, 하부전극(b')상의 개구된 일부위 및 상기 하부전극(b') 상의 개구된 일부위와 소정간격으로 이격된 부위를 덮도록 패턴 식각한다.

그리고 상기 식각된 지리화실리콘층(216)을 마스크로 하여 제2폴리실리콘층 (214)을 최초 두께의 1/2 만큼 식각한다.

제2e도를 참조하면, 잔류된 질화실리콘층을 마스크로 하여 기판을 국부산화방법으로 산화시킨다. 이 때, 잔류된 질화실리콘층은 산화방지층으로, 산화공정 시 잔류된 질화실리콘층과 대응된 부위의 제2폴리실리콘층(114)이 산화되지 않도록 방지하는 역할을 한다.

즉, 불순물이 도핑된 제2폴리실릴콘층에 있어서, 산화방지층에 의해 덮여진 부위에는 도면번호 214와 같이, 산화가 진행되지 않고, 산화방지층이 없는 부분에는 도면번호 214-1과 같이, 산화가 진행된다.

이어서, 산화방지층인 잔류된 질화실리콘층을 제거한다.

따라서, 본 발명에서는 최초 두께의 1/2만큼 제2폴리실리콘층을 제거시킨 후 산화시키므로써, 도면과 같이, 산화가 진행된 부위(214-1)와 산화가 진행되지 않은 부위(214) 간에 단차가 거의 발생되지 않는다.

그리고 필드영역에서 산화되지 않은 제2폴리실리콘층(214)은 캐패시터의 상극전극 또는 저항 또는 콘택플러그로 사용된다.

제2f도를 참조하면, 반도체기판(200) 상에 산화되지 않은 제2폴리실리콘층 (214)을 마스크로 하여 불순물을 주입함으로써, 고농도 불순물영역(211)이 형성된다.

이어서, 산화되지 않고 잔류된 제2폴리실리콘층(214) 상에 잔류되도록 도전성 금속을 이용하여 전극(218)을 형성한다.

도면부호 c'는 접촉플러그가 되고, 도면부호 d'는 캐패시터의 하부전극과 연결되는 상부전극이 된다.

상기에서 살펴본 바와 같이, 본 발명의 반도체장치의 제조방법에서는 상부전극 형성용 제2폴리실리콘층에서 콘택플러그 및 캐패시터의 상부전극이 형성될 부위의 일부를 제거하여 산화시킴에 따라, 즉 산화로 인하여 증가된 부피의 산화막 두께만큼 사전에 제2폴리실리콘층을 제거함으로써, 콘택플러그와 그 주변의 표면을 고르게 하여 평탄화한다.

따라서, 금속의 스텝커버리지가 향상되는 잇점이 있다.

Claims (3)

1. 반도체기판 상에 필드산화막을 형성하는 단계와, 상기 반도체기판 상에 게이트산화층을 개재시키어 게이트를 형성함과 동시에 상기 필드산화막 상에 커패시터의 하부전극을 형성하는 단계와, 상기 게이트 및 상기 하부전극을 덮으며, 상기 하부전극 상의 일부위를 노출시키는 절연층을 형성하는 단계와, 상기 반도체기판 상에 상기 절연층을 덮도록 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상에 상기 게이트와 대응된 부위와 상기 하부전극을 포함한 필드산화막과 대응된 부위를 노출시키되, 상기 하부전극은 노출된 일부위 및 상기 노출된 일부위와 소정간격으로 이격된 부위를 덮도록 식각정지층을 형성하는 단계와, 상기 식각정지층을 마스크로 하여 상기 폴리실리콘층을 소정 두께만큼 식각하고, 상기 잔류된 폴리실리콘층을 국부 산화하여 접촉플러그 및 커패시터의 상부전극을 형성하는 단계와, 상기 식각정지층을 제거하는 단계를 구비하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 산화방지층으로 질화실리콘이 이용된 것이 특징인 반도체장치의 제조방법.
3. 청구항1에 있어서, 상기 폴리실리콘층은 최초의 두께의 1/2 만큼 식각된 것이 특징인 반도체장치의 제조방법.

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