KR100443361B1 - 전기화학증착법을 이용한 캐패시터 제조방법 - Google Patents

전기화학증착법을 이용한 캐패시터 제조방법 Download PDF

Info

Publication number
KR100443361B1
KR100443361B1 KR10-2002-0023000A KR20020023000A KR100443361B1 KR 100443361 B1 KR100443361 B1 KR 100443361B1 KR 20020023000 A KR20020023000 A KR 20020023000A KR 100443361 B1 KR100443361 B1 KR 100443361B1
Authority
KR
South Korea
Prior art keywords
capacitor
seed layer
film
forming
contact hole
Prior art date
Application number
KR10-2002-0023000A
Other languages
English (en)
Other versions
KR20030084332A (ko
Inventor
송창록
최형복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0023000A priority Critical patent/KR100443361B1/ko
Priority to US10/330,125 priority patent/US6818497B2/en
Priority to CNB031025153A priority patent/CN1269208C/zh
Publication of KR20030084332A publication Critical patent/KR20030084332A/ko
Application granted granted Critical
Publication of KR100443361B1 publication Critical patent/KR100443361B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 전기화학증착법을 이용한 캐패시터 형성방법에 관한 것으로, 이를 위한 본 발명은 기판상의 절연막을 선택적으로 식각하여 캐패시터의 콘택홀을 형성하는 단계; 상기 콘택홀 상부 단차가 잔류하도록 상기 콘택홀 내부에 질화물을 포함한 콘택매개물을 형성하는 단계; 상기 잔류하는 콘택홀 상부 단차를 매립하면서 상기 절연막을 덮도록 전기화학증착법을 위한 금속 시드층을 형성하는 단계; 상기 금속 시드층 상에 상기 콘택홀과 오버랩되는 영역이 오픈된 캐패시터 희생막을 형성하는 단계; 상기 희생막을 포함하는 전체구조 상에 캐패시터의 전극으로서 전기화학증착법으로 Ru 막을 증착하는 단계; 상기 희생막의 오픈 영역내에만 상기 Ru 막이 잔류하도록 화학기계적연마하는 단계; 상기 희생막을 제거하는 단계; 상기 Ru 막을 열처리하는 단계; 및 상기 희생막 제거에 의해 드러난 상기 금속 시드층을 식각하는 단계를 포함하여 이루어진다.

Description

전기화학증착법을 이용한 캐패시터 제조방법{Method for fabricating capacitor using electro chemical deposition}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로 특히, 전기화학증착법을 이용한 캐패시터의 하부전극 제조방법에 관한 것이다.
현재, 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나눠지며, 이 중에서도 DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 유리하기 때문에 메모리 시장을 주도하고 있다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256 메가(Mega)급이나 1 기가(Mega) 급 DRAM이 양산단계에 근접하고 있다.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256M DRAM의 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256M DRAM 이상에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 이용하여 64M DRAM에서 사용되는 캐패시터를 제조할 경우, 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되어 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바가 있다.
그러나, 256M DRAM 이상의 소자에서 기존의 ONO(Oxide Nitride Oxide) 재료의 유전물질을 이용하여 캐패시터를 제작하는 경우, 캐패시턴스를 늘이기 위하여 더 이상 박막의 두께를 줄일 수도 없으며, 캐패시터의 표면적을 늘이기 위해 그 구조를 더 복잡하게 만들 수도 없다. 캐패시터의 구조가 복잡해지면, 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 문제점을 수반하게 된다.
이와 같은 문제점을 해결하기 위해서, 유전물질로써 종래 ONO재료의 유전물질에 비해 보다 높은 유전상수를 갖는 탄탈륨산화막(Ta2O5), (Ba,Sr)TiO3(이하 BST), Al2O3, SrTiO3, TaON 등의 고유전 물질을 캐패시터의 유전체로 채용하게 되었다.
그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극으로 사용되는 물질에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 금속 위에 고유전물질을 증착했을 때, 가장 우수한 유전특성을 나타낸다고 알려져 있다.
따라서, 종래에 하부전극으로 사용되어 오던 폴리실리콘 대신 백금(Pt), 이리듐(Ir), 로듐(Rh), 루테늄(Ru) 등의 금속이 고유전체 캐패시터의 전극재료로 거론되고 있다.
도1a 내지 도1e를 참조하여 금속유기화학증착법(Metal Organic Chemical Vapor Deposition : MOCVD)을 이용한 종래의 루테늄(Ru) 하부전극을 형성하는 방법을 설명하면 다음과 같다. 먼저 도 1a에 도시된 바와 같이, 트랜지스터 형성 및 비트라인 형성 등 소정공정이 완료된 반도체 기판(10) 상에 제 1 층간절연막(11)을 형성한 다음, 제 1 층간절연막(11)을 식각하여 반도체 기판(10)의 소정 표면이 노출되는 콘택홀을 형성한다.
계속해서 도1b에 도시된 바와 같이, 콘택홀을 포함한 제 1 층간절연막(11)상에 폴리실리콘(12)을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 폴리실리콘을 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘 플러그(12)를 형성한다.
그리고, 전면에 티타늄을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘 플러그(12)의 실리콘 원자와 티타늄의 반응을 유발시켜 폴리실리콘 플러그(12)상에 티타늄 실리사이드(Ti-silicide)(13)를 형성한다. 이 때, 티타늄 실리사이드(13)는 폴리실리콘 플러그(12)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 콘택홀을 포함하는 전체구조 상에 티타늄질화막(TiN)(14)을 형성한 후, 제 1 층간절연막(11)의 표면이 노출될 때까지 티타늄질화막(14)을 화학기계연마 (Chemical Mechanical Polishing; CMP) 또는 에치백 하여 티타늄질화막(14)을 콘택홀 내에만 잔류시킨다. 이 때, 티타늄질화막(14)은 후속 열처리공정시 하부전극과 폴리실리콘플러그(12) 또는 반도체기판(10)사이의 물질의 상호확산을 방지하며 또한 산소가 확산되는 것을 방지하는 확산방지막 역할을 한다.
이와 같은 공정이 완료된 이후에, 도1c에 도시된 바와 같이, 제1 층간절연막(11)과 티타늄질화막(14)을 포함하는 전체구조상에 하부전극 형성용 희생막(15)을 증착한 후, 마스크 공정과 식각공정을 거쳐서 트랜치 홀(16)을 형성한다.
이후에 도1d에 도시된 바와 같이, 트렌치 홀(16)을 포함한 기판전면에 MOCVD 법으로 루테늄 하부전극(17)을 증착한다. 이후 도1e에 도시된 바와 같이, 트랜치 홀의 내부에 증착된 루테늄 하부전극을 제외한 루테늄 하부전극(17)을 제거하여 하부전극을 고립시킨다. 이후에 도1f에 도시된 바와 같이 루테늄 하부전극(17)을 포함한 전체구조상에 고유전율 박막(18)과 상부전극(19)을 순차적으로 형성하여 캐패시터를 완성한다.
이와 같이 MOCVD법으로 증착된 루테늄 하부전극은 저온에서 증착공정을 진행하기 때문에 박막이 치밀하지 못한 단점이 있었다. 이와같은 단점을 극복하기 위하여 급속열처리를 통해 루테늄 박막을 치밀하게 만들려고 하는데, 이때 급속열처리를 수행하는 동안 루테늄 박막이 쩍쩍 갈라지는 현상이 발생한다.
루테늄 하부전극이 갈라지게 되면 그 하부에 존재하는 질화물(예컨대, TiN)이 노출되게 되며, 노출된 질화물은 저유전율을 갖는 박막을 형성하게 되고 후속열처리가 진행되는 동안 산화되어 캐패시터의 성능을 저하시키게 된다. 이러한 문제는 루테늄 박막의 단차피복성(step coverage)을 높이기 위해 저온에서 루테늄 박막을 증착하는 공정을 수행하는 한 피할 수 없다.
더구나, 위와 같이 루테늄 하부전극을 형성하는 경우에는, 트렌치 홀 내부에 루테늄 하부전극 뿐만아니라 순차적으로 유전박막과 상부전극을 형성해야 하므로 높은 단차피복성(step coverage)이 요구된다.
따라서 루테늄 하부전극의 두께가 제한을 받게되며, 하부전극의 두께가 너무 얇을 경우에는 전극특성이 저하된다. 특히 이 문제는 집적도가 높아질수록 더욱 더 큰 이슈가 되며 따라서 이러한 한계를 극복할 새로운 공정의 캐패시터 제조방법이 요구되고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 고집적소자 제조에 용이하고 단차피복성과 전극의 특성향상에 유리한 전기화학증착법을 이용한 캐패시터 제조방법을 제공함을 그 목적으로 한다.
도1a 내지 도1f는 종래의 캐패시터 제조공정을 도시한 공정단면도.
도2a 내지 도2i는 본 발명에 따른 캐패시터 제조공정을 도시한 공정단면도
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 제1 층간절연막
22 : 폴리실리콘 플러그
23 : 티타늄 실리사이드
24 : 티타늄 질화막
25 : 시드층
26 : 하부전극형성용 희생막
27 : 트렌치 홀
28 : 루테늄 하부전극
29 : 유전체
30 : 상부전극
상기한 목적을 달성하기 위한 본 발명은, 기판상의 절연막을 선택적으로 식각하여 캐패시터의 콘택홀을 형성하는 단계; 상기 콘택홀 상부 단차가 잔류하도록 상기 콘택홀 내부에 질화물을 포함한 콘택매개물을 형성하는 단계; 상기 잔류하는 콘택홀 상부 단차를 매립하면서 상기 절연막을 덮도록 전기화학증착법을 위한 금속 시드층을 형성하는 단계; 상기 금속 시드층 상에 상기 콘택홀과 오버랩되는 영역이 오픈된 캐패시터 희생막을 형성하는 단계; 상기 희생막을 포함하는 전체구조 상에 캐패시터의 전극으로서 전기화학증착법으로 Ru 막을 증착하는 단계; 상기 희생막의 오픈 영역내에만 상기 Ru 막이 잔류하도록 화학기계적연마하는 단계; 상기 희생막을 제거하는 단계; 상기 Ru 막을 열처리하는 단계; 및 상기 희생막 제거에 의해 드러난 상기 금속 시드층을 식각하는 단계를 포함하여 이루어진다.
본 발명은 금속유기화학증착법으로 루테늄 하부전극을 형성하지 않고 전해질을 이용한 전기화학적 방법에 의한 루테늄 박막을 적용하여 하부전극을 형성하는 방법을 제공한다.
전통적으로 전기화학적방법에 의한 루테늄 박막의 형성은 보석이나 귀금속의 표면처리 등에서 활용되어 왔다. 전기화학적방법에 의해 형성된 루테늄 박막은 막질이 단단하며, 부식에 강하고 저항이 낮아 반도체 소자의 캐패시터에 사용되는 하부전극으로 매우 적합하다.
전기화학적방법을 사용할 경우에는, 전기가 통하는 금속이 노출된 부분에만 선택적으로 박막의 증착이 이루어지며, 단차피복성도 매우 뛰어나다. 또한 전기화학증착법에 사용된 전해질은 재활용이 언제나 가능하기 때문에 금속유기화학증착법에 비해 비용면에서 훨씬 유리하다.
전기화학증착법을 이용하는 경우에는 화학기상증착법과 같은 표면 단차 피복성을 확보할 수 있는 장점이 있으며, 스퍼터링법과 같은 물리기상증착법처럼 원자단위로 막이 형성되기 때문에 매우 치밀한 박막을 확보할 수 있다. 이로 인해 금속유기화학증착법에 의해 형성된 루테늄 박막과는 달리, 후속 열처리에 의해 박막이몽글몽글하게 변하면서 쩍쩍 갈라지는 그런 특성이 없다는 장점이 있다.
또한, 전기를 통하기 위한 시드층(seed layer)으로 금속유기화학증착법에 의한 루테늄 박막을 적용할 경우에, 열처리 후에 루테늄 시드층이 비록 갈라져도, 그 갈라진 공간마저도 전기화학증착법에 의해 루테늄으로 치밀하게 채울 수 있는 장점이 있다. 이러한 장점으로 인해 전기화학적 방법은 차세대 DRAM에 적용되는 캐패시터 제조에 적용될 수 있는 매우 강력한 방법이다.
본 발명에서는 루테늄 하부전극을 형성함에 있어서, 전기화학증착법을 적용하여 트렌치 홀 상부에까지 루테늄 하부전극으로 채운 다음, 화학기계연마법으로 하부전극의 높이를 일정하게 만들어 단위 메모리셀의 유전상수를 균일하게 만드는 방법을 제공한다. 또한 본 발명에서는 루테늄 하부전극을 형성함에 있어서, 전기화학증착법을 적용하여 트렌치 홀 내부에만 균일한 루테늄 하부전극을 형성하여 단위 메모리셀의 유전상수를 균일하게 만드는 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2i는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면으로 이를 참조하여 설명하면, 먼저 도2a에 도시된 바와 같이 소정공정이 완료된 반도체 기판(20) 상에 제1 층간절연막(21)을 형성하고 제1 층간절연막을 식각하여 소정의 반도체 기판 표면이 노출되는 콘택홀을 형성한다.
이때 노출되는 기판 표면은 임플란트가 진행된 실리콘 기판, 도프드 다결정실리콘 또는 에피택시 방법으로 형성된 실리콘이 된다.
계속해서, 콘택홀을 포함한 제 1 층간절연막(21)상에 폴리실리콘(22)을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 폴리실리콘을 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘 플러그(22)를 형성한다. 본 발명의 일실시예에서는 폴리실리콘 플러그를 적용하였지만 텅스텐 플러그를 적용할 수 도 있다.
그리고, 전면에 티타늄을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘 플러그(22)의 실리콘 원자와 티타늄의 반응을 유발시켜 폴리실리콘 플러그(22)상에 티타늄 실리사이드(Ti-silicide)(23)를 50 ∼ 500Å의 두께로 형성한다. 실리사이드의 형성을 안정화하기 위하여 티타늄이나 코발트 위에 티타늄 질화막을 100 ∼ 300Å의 두께로 추가로 형성하여 줄 수도 있다.
이 때, 티타늄 실리사이드(23)는 폴리실리콘 플러그(22)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다. 또한 티타늄 이외에도 코발트를 이용하여 실리사이드층을 형성할 수도 있다. 미반응 티타늄은 황산 또는 수산화암모늄을 포함하는 과산화수소수 용액을 사용하여 습식법으로 제거한다.
계속해서, 도2b에 도시된 바와 같이 콘택홀을 포함하는 전체구조 상에 티타늄질화막(TiN)(24)을 500 ∼ 2000 Å의 두께로 형성한 후, 화학기계연마(Chemical Mechanical Polishing; CMP)공정을 수행하여 티타늄질화막(24)을 200 ∼ 1000Å 전도 제거함과 동시에 제1 층간절연막(21)도 평탄화한다. 이후에 에치백 공정을 수행하여 콘택홀 내부의 티타늄질화막(24)도 일부 제거하여 티타늄질화막(24)을 콘택홀 내에만 잔류시킨다.
또는, 티타늄질화막(24)을 500 ∼ 2000 Å의 두께로 형성한 후, 에치백 공정을 수행하여 콘택홀 내부의 티타늄질화막(24)도 일부 제거하여 티타늄질화막(24)이 콘택홀 내부에만 잔류하도록 공정을 진행할 수도 있다.
전술한 티타늄질화막(24)은 후속 열처리공정시 하부전극과 폴리실리콘 플러그(23) 또는 기판(20)사이의 물질의 상호확산을 방지하며 또한 산소가 확산되는 것을 방지하는 확산방지막 역할을 한다. 본 발명의 일실시예에서는 티타늄질화막을 확산방지막으로 사용하였지만, 티타늄질화막 이외에도 TiAlN, TiSiN, TaSiN, TaAlN 등을 이용할 수도 있다.
다음으로 도2c에 도시된 바와 같이, 제1 층간절연막(21)과 티타늄질화막(24)을 포함하는 전체구조상에 루테늄 하부전극 형성용 시드층(25)을 형성한다. 시드층으로는 백금(Pt), 루테늄(Ru) 또는 이리듐(Ir)을 사용할 수 있으며, 스퍼터링법이나 금속유기화학증착법을 이용하여 500 ∼ 1000Å의 두께로 형성한다.
이와 같이 형성하면, 설령 콘택홀과 후속으로 형성될 하부전극 사이에 부정합이 발생하더라도 콘택홀 내에 형성된 시드층(25)이 질화물(24)의 노출을 방지하여 주기 때문에 캐패시터의 특성이 열화되는 것을 억제할 수 있다.
즉, 콘택홀 내의 구조가 폴리실리콘 플러그(22), 실리사이드(23), 확산방지막(질화막)(24), 시드층(25)의 일부로 채워지게 되므로, 확산방지막(24)이 시드층(25)으로 완전히 덮혀져서 후속공정에서 콘택홀과 하부전극 사이에 부정합이발생하더라도 질화막이 노출되어 산화되는 것을 방지하여 줄수 있다.
도2c와 같이 시드층을 형성한 이후에, 시드층의 두께를 조절하기 위하여 에치백 공정 또는 화학기계연마를 수행하여 시드층의 일부를 제거할 수도 있다.
다음으로 도2d에 도시된 바와 같이, 시드층(25) 상부에 하부전극형성용 희생막(26)을 형성한다. 하부전극형성용 희생막은 모든 종류의 유리질 실리콘산화물(예를 들면 USG, PSG, TEOS, HTO, PE-TEOS, SOG 등)을 이용하여 형성될 수 있으며, 통상적인 화학기상증착법 또는 플라즈마 인핸스드 화학기상증착법을 이용하여 5000 ∼ 20000Å의 두께로 형성한다.
하부전극형성용 희생막(26)을 형성하기 전에, 시드층(25)과 하부전극형성용 희생막 간의 접착력을 향상시키기 위하여 접착층을 시드층 상에 형성할 수도 있다. 접착층으로는 TiN 또는 Al2O3이 사용될 수 있으며, 스퍼터링법이나 원자증착법을 이용하여 50 ∼ 200Å의 두께로 접착층을 형성할 수 있다.
하부전극형성용 희생막(26)을 형성한 이후에, 하드마스크를 이용한 통상적인 방법으로 하부전극형성용 희생막(26)을 식각하여, 도2d에 도시된 바와 같이 시드층(25)의 소정표면을 노출시키는 트렌치 홀(27)을 형성한다. 트렌치 홀 형성에 사용된 하드마스크는 후속공정을 통하여 제거되는데 이에 대해서는 후술한다.
만일, 접착층을 하부전극형성용 희생막(26) 하부에 형성한 경우에는, 접착층도 같이 식각하여 시드층(25)의 소정표면을 노출시키는 트렌치 홀(27)을 형성한다. 접착층은 황산이나 수산화암모늄이 포함된 과산화수소수 용액을 이용하여 습식식각법으로 제거한다.
하부전극형성용 희생막(26)을 식각하여 시드층(25)의 소정표면을 노출시키는 트렌치 홀(27)을 형성함에 있어서, 접착층의 형성유무에 관계없이 트렌치 홀(27) 내부에는 어떠한 잔유물도 남기지 않고 트렌치 홀을 형성한다.
다음으로, 도2e에 도시된 바와 같이 트렌치 홀(27)과 하부전극형성용 희생막(26)을 포함한 전체구조상에 전기화학증착법으로 5000 ∼ 25000Å 두께의 루테늄 하부전극(28)을 형성하거나, 또는 도2f에 도시된 바와 같이, 트렌치 홀(27)의 내부에만 전해질을 이용한 전기화학증착법으로 4000 ∼ 20000Å 두께의 루테늄 하부전극(28)을 형성한다.
전기화학증착법에 사용되는 전류의 총량을 조절하면 루테늄 하부전극의 두께를 조절할 수 있으며, 본 발명의 일실시예에서 사용되는 전류의 밀도는 노출된 시드층의 면적대비 2 ∼ 20 ㎃/㎠ 으로 한다. 또한 본 발명의 일실시예에 따른 전기화학증착법에서 전류를 가하는 방법은 직류 정전류법, Pulsed 직류법, 리버스(Reverse) Pulsed 직류법을 적용한다.
본 발명의 일실시예에 따른 전기화학증착법에 사용되는 Ru 전해질로는 Ruthenium Sulfamate 계열, Ruthenium Nitrosyl Sulfamate 계열 및 [Ru2N(H2O)2X8]-3를 이용한 알칼리용액 또는 산성용액을 사용하며, 전해질의 온도는 상온 내지 95℃로 하고, 전해질의 pH는 1.0 ∼ 5.5 또는 7.5 ∼ 13 으로 한다.
다음으로, 도2e에 도시된 바와 같이 트렌치 홀을 포함하여 하부전극형성용희생막(26)의 상부에까지 루테늄 하부전극(28)을 형성한 경우에는, 하부전극형성용 희생막(26)의 표면이 노출될 때까지 화학기계연마공정을 수행하여 루테늄 하부전극(28)을 식각한다. 이때 전술한 하드마스크도 화학기계연마공정으로 함께 제거한다.
도2f에 도시된 바와 같이 트렌치 홀(27) 내부에만 루테늄 하부전극(28)을 형성한 경우에는, 전술한 화학기계연마공정은 수행하지 않아도 되나, 하드마스크를 제거하기 위한 별도의 습식식각 공정 또는 건식식각공정이 필요하다.
다음으로 도2g에 도시된 바와 같이, 하부전극형성용 희생막(26)을 제거하여 시드층(25) 상에 루테늄 하부전극(28)만을 남긴다. 하부전극형성용 희생막(26)은 HF을 포함한 수용액을 이용하여 1분 ∼ 60분 동안 처리하면 제거할 수 있다. 접착층이 형성된 경우에는 황산 또는 수산화암모늄을 포함한 과산화수소수 용액을 이용하여 30초 ∼ 10분 동안 습식법으로 접착층도 제거한다.
이와 같이 하부전극형성용 희생막 및 접착층을 제거한 이후에, 루테늄 하부전극의 밀도를 높이기 위하여 질소 또는 이르곤 분위기에서 450 ∼700℃의 온도에서 30초 ∼ 30분 동안 열처리를 수행한다.
도2g를 참조하면, 인접한 루테늄 하부전극은 시드층을 통하여 전기적으로 서로 도통해 있으므로, 이들을 서로 고립시키기 위한 공정이 필요한데, 본 발명의 일실시예에서는 드라이 에치백 공정을 이용하여 인접한 루테늄 하부전극을 고립시킨다.
즉, 제1 층간절연막(21)의 표면이 노출될 때까지 드라이 에치백 공정을 적용하여 시드층(25)을 식각하면 도2h에 도시된 바와 같이 서로 고립된 루테늄 하부전극(28)을 얻을 수 있다. 하부전극을 고립시키기 위한 공정을 진행한 후에, 습식식각 용액을 이용하여 1분 ∼ 30분 동안 루테늄 하부전극의 표면을 세정처리해 준다.
다음으로 도2i에 도시된 바와 같이 루테늄 하부전극(28)상에 유전체(29)와 상부전극(30)을 차례로 형성하여 캐패시터 구조를 완성한다.
유전체로는 Al2O3, Ta2O5, Ta2O5-TiO2, SrTiO3, (Ba,Sr)TiO3를 금속유기화학증착법 또는 원자층증착법(Atomic Layer Deposition)을 이용하여 80 ∼ 300Å의 두께로 형성한다.
또한, 유전체를 형성한 이후에, 유전체의 품질을 개선하기 위하여 N2O 또는 N2/O2분위기, 400 ∼ 800℃의 온도에서 10분 ∼ 30분동안 열처리 하거나 30초 ∼ 10분동안 플라즈마 처리를 수행한다.
이와 같은 유전체 열처리 이후에, 상부전극(30)을 유전체(29) 상에 형성하는데, 본 발명에 따른 일실시예에서는 상부전극을 2 단계를 통하여 형성한다. 먼저, 금속유기화학증착법 또는 원자층증착법을 이용하여 루테늄, 백금 또는 이리듐으로 이루어진 100 ∼ 300Å 두께의 제1 상부전극을 형성한 뒤, 추가로 스퍼터링법을 이용하여 루테늄, 백금 또는 이리듐으로 이루어진 500 ∼ 1000Å의 두께의 제2 상부전극을 제1 상부전극상에 형성하여 캐패시터 구조를 완성한다.
이와 같이 형성하는 이유는 제조단가 때문인데, 고가이지만 비교적 단차피복성이 좋은 MOCVD법을 이용하여 먼저 얇은 1차 상부전극을 형성하여 전기적인 특성을 확보하고, 그 후에 비교적 저가인 스퍼터링법을 이용하여 두꺼운 2차 상부전극을 형성하는 것이다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 디자인 룰이 미세한 반도체 소자에서 금속 하부전극을 이용하여 캐패시터를 제작할 때, 전기화학증착법을 이용하기 때문에 고집적 소자에 제조에 용이하며, 단차피복성이 우수한 캐패시터 전극을 얻을 수 있다. 또한 전기화학증착법으로 형성된 캐패시터 전극은 금속유기증착법에 의해 형성된 루테늄 박막에 비해 훨씬 우수한 품질의 루테늄 박막을 제작할 수 있음으로써 캐패시터의 특성을 향상케 하는 효과가 있다.
또한, 본 발명은 콘택홀과 하부전극간의 부정합이 발생하여도 확산방지막이 노출되지 않으므로 확산방지막의 산화를 억제할 수 있어 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (13)

  1. 기판상의 절연막을 선택적으로 식각하여 캐패시터의 콘택홀을 형성하는 단계;
    상기 콘택홀 상부 단차가 잔류하도록 상기 콘택홀 내부에 질화물을 포함한 콘택매개물을 형성하는 단계;
    상기 잔류하는 콘택홀 상부 단차를 매립하면서 상기 절연막을 덮도록 전기화학증착법을 위한 금속 시드층을 형성하는 단계;
    상기 금속 시드층 상에 상기 콘택홀과 오버랩되는 영역이 오픈된 캐패시터 희생막을 형성하는 단계;
    상기 희생막을 포함하는 전체구조 상에 캐패시터의 전극으로서 전기화학증착법으로 Ru 막을 증착하는 단계;
    상기 희생막의 오픈 영역내에만 상기 Ru 막이 잔류하도록 화학기계적연마하는 단계;
    상기 희생막을 제거하는 단계;
    상기 Ru 막을 열처리하는 단계; 및
    상기 희생막 제거에 의해 드러난 상기 금속 시드층을 식각하는 단계
    를 포함하는 캐패시터 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 전기화학증착법에 사용되는 루테늄 전해질은 Ruthenium Sulfamate 계열, Ruthenium Nitrosyl Sulfamate 계열 및 [Ru2N(H2O)2X8]-3를 이용한 알칼리용액 또는 산성용액인 것을 특징으로 하는 캐패시터 제조방법.
  5. 제4항에 있어서,
    상기 전해질 용액의 온도는 상온 내지 95℃의 범위인 것을 특징으로 하는 캐패시터 제조방법.
  6. 제4항에 있어서,
    상기 전해질 용액의 pH는 1∼5.5 또는 7.5 ∼ 13 인 것을 특징으로 하는 캐패시터 제조방법.
  7. 제1항에 있어서,
    상기 전기화학증착법에 사용되는 전류밀도는 노출된 상기 시드층의 면적대비 2∼20 ㎃/㎠ 인 것을 특징으로 하는 캐패시터 제조방법.
  8. 제1항에 있어서,
    상기 시드층은 백금, 루테늄 또는 이리듐 중 어느 하나를 사용하여 스퍼터링법이나 금속유기화학증착법을 이용하여 500 ∼ 1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  9. 제1항에 있어서,
    상기 시드층을 형성하는 단계는
    상기 시드층을 형성한 이후에, 상기 시드층의 두께를 조절하기 위하여 에치백 공정 또는 화학기계연마를 수행하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  10. 제1항에 있어서,
    상기 시드층을 형성하는 단계는
    상기 시드층 상에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  11. 제10항에 있어서,
    상기 접착층은 스퍼터링법이나 원자층증착법을 이용하여 TiN 또는 Al2O3으로 50 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 열처리는 질소 또는 아르곤 분위기, 450 ∼ 700℃의 온도에서 30초 내지 30분 동안 수행되는 것을 특징으로 하는 캐패시터 제조방법.
KR10-2002-0023000A 2002-04-26 2002-04-26 전기화학증착법을 이용한 캐패시터 제조방법 KR100443361B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0023000A KR100443361B1 (ko) 2002-04-26 2002-04-26 전기화학증착법을 이용한 캐패시터 제조방법
US10/330,125 US6818497B2 (en) 2002-04-26 2002-12-30 Method for fabricating capacitor using electrochemical deposition
CNB031025153A CN1269208C (zh) 2002-04-26 2003-02-09 利用电化学沉积制备电容器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0023000A KR100443361B1 (ko) 2002-04-26 2002-04-26 전기화학증착법을 이용한 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20030084332A KR20030084332A (ko) 2003-11-01
KR100443361B1 true KR100443361B1 (ko) 2004-08-09

Family

ID=29244792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0023000A KR100443361B1 (ko) 2002-04-26 2002-04-26 전기화학증착법을 이용한 캐패시터 제조방법

Country Status (3)

Country Link
US (1) US6818497B2 (ko)
KR (1) KR100443361B1 (ko)
CN (1) CN1269208C (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761352B1 (ko) * 2001-06-28 2007-09-27 주식회사 하이닉스반도체 캐패시터의 제조 방법
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7659602B2 (en) * 2008-06-02 2010-02-09 Qimonda Ag Semiconductor component with MIM capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990011567A (ko) * 1997-07-24 1999-02-18 윤종용 반도체 장치의 커패시터 제조 방법
KR20000066883A (ko) * 1999-04-21 2000-11-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
KR20010060562A (ko) * 1999-12-27 2001-07-07 박종섭 반도체 소자의 캐패시터 제조방법
US20010038114A1 (en) * 2000-02-04 2001-11-08 Shinpei Iijima Semiconductor integrated circuit device and the method of producing the same
KR20020002081A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자의 커패시터 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW425711B (en) * 1999-11-26 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method for capacitor
KR100358069B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100331570B1 (ko) * 2000-06-13 2002-04-06 윤종용 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
KR100612561B1 (ko) * 2000-06-19 2006-08-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100580119B1 (ko) 2000-06-28 2006-05-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR20020078307A (ko) * 2001-04-09 2002-10-18 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
KR100413479B1 (ko) * 2001-04-18 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성 방법
US6444479B1 (en) * 2001-04-18 2002-09-03 Hynix Semiconductor Inc. Method for forming capacitor of semiconductor device
KR100448852B1 (ko) * 2001-12-26 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100428658B1 (ko) * 2002-04-26 2004-04-28 주식회사 하이닉스반도체 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990011567A (ko) * 1997-07-24 1999-02-18 윤종용 반도체 장치의 커패시터 제조 방법
KR20000066883A (ko) * 1999-04-21 2000-11-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
KR20010060562A (ko) * 1999-12-27 2001-07-07 박종섭 반도체 소자의 캐패시터 제조방법
US20010038114A1 (en) * 2000-02-04 2001-11-08 Shinpei Iijima Semiconductor integrated circuit device and the method of producing the same
KR20020002081A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자의 커패시터 제조 방법

Also Published As

Publication number Publication date
CN1453855A (zh) 2003-11-05
KR20030084332A (ko) 2003-11-01
US20030203588A1 (en) 2003-10-30
US6818497B2 (en) 2004-11-16
CN1269208C (zh) 2006-08-09

Similar Documents

Publication Publication Date Title
KR100583703B1 (ko) 집적회로캐패시터
KR100418573B1 (ko) 반도체소자의 제조 방법
JP4088052B2 (ja) 半導体装置の製造方法
KR100291150B1 (ko) 반도체기억장치및그제조방법
KR100428658B1 (ko) 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법
US6734061B2 (en) Semiconductor memory device having a plug contacted to a capacitor electrode and method for fabricating the capacitor
KR100549951B1 (ko) 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법
KR100536590B1 (ko) 강유전체 커패시터 및 그 제조 방법
KR100342821B1 (ko) 반도체 소자의 캐패시터 제조방법
US6451666B2 (en) Method for forming a lower electrode by using an electroplating method
KR100443361B1 (ko) 전기화학증착법을 이용한 캐패시터 제조방법
KR20010039520A (ko) 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법
KR100448243B1 (ko) 캐패시터의 제조 방법
KR100414869B1 (ko) 캐패시터의 제조 방법
KR100418587B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 형성방법
JP4162879B2 (ja) 半導体装置の製造方法
KR100573840B1 (ko) 반도체 소자의 강유전체 캐패시터 하부전극 형성방법
KR100418570B1 (ko) 강유전체 메모리 소자 제조방법
KR100403952B1 (ko) 캐패시터의 제조 방법
KR19990086181A (ko) 반도체소자의 커패시터 및 그 제조방법
KR100646947B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20030060602A (ko) 캐패시터의 제조 방법
KR100676534B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20020010308A (ko) 반도체 소자의 금속전극 형성 방법
KR20000041396A (ko) 메모리소자의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee