KR100761352B1 - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 기화학증착시 시드층상의 산화막 식각후 산화막 측벽에 생성되는 펜스로 인한 캐패시터의 신뢰성 저하를 방지하도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 플러그가 매립된 층간절연막 상에 시드층을 형성하는 단계; 상기 시드층상에 제1캐패시터산화막과 상기 제1캐패시터산화막에 비해 상대적으로 습식식각률이 낮은 제2캐패시터산화막을 적층하는 단계; 상기 제2캐패시터산화막 상에 스토리지노드 마스크를 형성하는 단계; 상기 스토리지노드 마스크를 이용하여 상기 제2캐패시터산화막을 건식식각하는 단계; 상기 제2캐패시터산화막 식각후 노출된 상기 제1캐패시터산화막을 습식식각하는 단계; 및 상기 제1캐패시터산화막 식각후 노출된 시드층을 매개체로 하여 하부전극을 증착하는 단계를 포함한다.
캐패시터, 시드층, 전기화학증착, ECD, 백금, 프로파일, 어택, 습식식각
Description
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 3은 종래기술과 본 발명의 실시예에 따른 오목부 오픈시 펜스 생성의 발생 유무를 비교한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소스/드레인
33 : 층간절연막 34 : 폴리실리콘 플러그
35 : 백금_시드층 36 : 제1캐패시터산화막
37 : 식각정지막 38 : 제2캐패시터산화막
39 : 마스크 41 : 백금_하부전극
42 : 유전막 43 : 상부전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체소자에서 캐패시터의 정전용량(Capacitance; C)은 
(ε: 유전율, A: 표면적, d: 유전체 두께)로 나타내는데, 스토리지전극의 표면적과 유전체의 유전율에 비례하는 값을 갖는다.
따라서 미세화되어 가는 반도체소자의 제조 공정에 있어 반도체소자가 적절히 동작하기 위한 일정량 이상의 정전용량을 확보하기 위하여 스토리지전극의 모양을 3차원 구조로 형성하여 스토리지전극의 표면적을 증가시키거나, 높은 유전율을 갖는 BST[(Ba,Sr)TiO3] 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3차원 형태의 스토리지전극을 형성하기에는 복잡한 공정이 요구되므로 제조 원가의 상승 및 공정 증가에 따른 수율 하락의 단점이 있으며, BST 고유전체의 사용은 산소 화학정량(Oxygen stoichiometry)을 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제가 있다.
또한, BST 캐패시터의 경우 전극으로 산화저항성이 큰 백금, 루테늄과 같은 귀금속(noble metal)을 사용해야 하는데, 이런 귀금속이 매우 안정하여 식각 공정 이 어려울뿐만 아니라, 주로 스퍼터링에 의한 식각을 진행하므로 수직 프로파일을 얻기 어려운 문제점이 있다.
이를 해결하기 위해 산화막을 이용하여 캐패시터 패턴을 형성한 후 귀금속을 전기화학증착법(Electro Chemical Deposition; ECD)을 이용하여 증착한 후, 에치백하는 방법이 연구되었다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(11)상에 워드라인(도시 생략), 소스/드레인(12)을 형성한 후, 반도체기판(11)상에 층간절연막(13)을 증착한다.
다음으로, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 부분이 노출되는 콘택홀을 형성하고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 콘택홀에 매립되는 폴리실리콘 플러그(14)를 형성한다.
계속해서, 폴리실리콘 플러그(14)상에 백금_시드층(15)을 형성한 다음, 백금_시드층(15)상에 캐패시터 산화막(16)을 증착한다.
여기서, 백금_시드층(15)은 하부전극을 전기화학증착법(ECD)으로 형성하기 위한 시드층으로서 물리적기상증착법(Physical Vapor Deposition; PVD)으로 형성한다.
다음으로, 캐패시터 산화막(16)상에 감광막을 도포한 다음, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드 마스크(17)를 형성한 후, 마스크(17)를 이용하여 캐패시터 산화막(16)을 CF4, CHF3 또는 C2F6 가스를 이용하여 건식식각하여 백금_시드층(15)의 표면이 드러나는 오목부(18)를 오픈시킨다.
이 때, 캐패시터 산화막(16) 식각시 백금_시드층(15)이 스퍼터링에 의해 스토리지노드 콘택홀의 측벽, 즉 캐패시터산화막(16)의 측벽에 재증착(re-deposition)되어 펜스(fence)(19)를 형성한다.
이러한 펜스(19)로 인해 오목부(18)는 상측에 비해 바닥부분이 좁은 파지티브 프로파일을 가진다.
도 1b에 도시된 바와 같이, 백금_시드층(15)에 바이어스를 인가하여 노출된 백금_시드층(15)상에 전기화학증착법으로 백금_하부전극(20)을 증착한 후, 층간절연막(13)의 표면이 드러날때까지 캐패시터 산화막(16)을 식각하여 백금_하부전극(20)이 증착되지 않은 백금_시드층(15)을 드러내고, 연속해서 드러난 백금_시드층(15)을 에치백 또는 화학적기계적연마공정을 통해 제거한다. 이 때, 백금_시드층(15)이 서로 분리되므로 백금_하부전극(20)이 인접한 셀 사이에서 분리된다.
또한, 오목부(18)가 파지티브 프로파일(positive profile)을 가지므로 증착된 백금_하부전극(20)은 네가티브 프로파일(negative profile)을 가져 상측이 바닥에 비해 그 폭이 넓다.
도 1c에 도시된 바와 같이, 백금_하부전극(20)을 포함한 전면에 BST(21)을 화학적기상증착법(CVD)으로 증착한 후, BST(21)상에 화학적기상증착법으로 상부전 극(22)을 증착한다.
그러나, 상술한 종래기술은 하부전극 패턴 형성을 위한 캐패시터산화막 식각시 백금_시드층이 스퍼터링에 의해 펜스를 형성하므로(도 3 참조), 하부전극의 프로파일 및 증착률의 유리차(seperation difference)를 확대시켜 정전용량의 편차(deviation)를 증가시키고 이로 인해 소자의 신뢰성이 저하되는 문제가 있다.
또한, 상측이 바닥에 비해 그 폭이 넓은 백금_하부전극의 네가티브 프로파일에 의해 상측 부분이 좁아 유전체막과 상부전극을 증착하기가 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 전기화학증착시 시드층상의 산화막 식각후 산화막 측벽에 생성되는 펜스로 인한 캐패시터의 신뢰성 저하를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 플러그가 매립된 층간절연막 상에 시드층을 형성하는 단계; 상기 시드층상에 제1캐패시터산화막과 상기 제1캐패시터산화막에 비해 상대적으로 습식식각률이 낮은 제2캐패시터산화막을 적층하는 단계; 상기 제2캐패시터산화막 상에 스토리지노드 마스크를 형성하는 단계; 상기 스토리지노드 마스크를 이용하여 상기 제2캐패시터산화막을 건식식각하는 단계; 상기 제2캐패시터산화막 식각후 노출된 상기 제1캐패시터산화막을 습식식각하는 단계; 및 상기 제1캐패시터산화막 식각후 노출된 시드층을 매개체로 하여 하부전극을 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(31)상에 워드라인(도시 생략), 소스/드레인(32)을 형성한 후, 반도체기판(31)상에 층간절연막(33)을 증착한다.
다음으로, 층간절연막(33)을 선택적으로 식각하여 소스/드레인(32)의 소정 부분이 노출되는 콘택홀을 형성하고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백 또는 화학적기계적연마 공정으로 콘택홀에 매립되는 폴리실리콘 플러그(34)를 형성한다.
계속해서, 폴리실리콘 플러그(34)상에 백금_시드층(35)을 형성한 다음, 백금_시드층(35)상에 제1캐패시터산화막(36)으로서 BOE(Buffered Oxide Etchant)에 의한 식각률이 높은 저유전율막(low-k)이나 PSG막을 증착한 후, 제1캐패시터산화막(36) 상에 식각정지막(37)으로서 나이트라이드(Nitride), SiON 또는 SiN 중에서 선택된 어느 하나를 증착한다.
여기서, 백금_시드층(35)은 하부전극을 전기화학증착법(ECD)으로 형성하기 위한 시드층으로서 물리적기상증착법(PVD)으로 형성하며, 제1캐패시터산화막(36)으로 이용되는 저유전율막으로는 SiLK, Flare, BCB 등이 있다.
다음으로, 식각정지막(37) 상에 제2캐패시터산화막(38)으로서 BOE에 의한 식각률이 낮은 USG, HDP, TEOS 중 어느 하나를 증착한 후, 제2캐패시터산화막(38) 상에 감광막을 도포한다. 그리고, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드 영역을 정의하기 위한 마스크(39)를 형성한다.
다음으로, 마스크(39)를 이용하여 식각정지막(37)에서 식각이 멈추도록 제2 캐패시터산화막(38)을 건식 식각한 후, 식각정지막(37)만을 CF4 또는 CHF3 중 어느 하나를 이용하여 식각한다.
다음으로, 제1캐패시터산화막(36)을 습식식각하여 백금_시드층(35)의 표면이 드러나는 오목부(40)를 오픈시킨다. 여기서, 제1캐패시터산화막(36)의 습식식각시, 제1캐패시터산화막(36)이 PSG인 경우에는 BOE 또는 NH4F/HF 중에서 선택된 어느 하나의 가스로 이루어지고, 제1캐패시터산화막(36)이 저유전율막인 경우에는 THAH(Trialkyl 2, 1-Hydroxyalkyl Ammonium Hydroxide) 또는 ACT(Aceton) 중에서 선택된 식각을 실시하여 습식식각 및 세정을 동시에 진행한다.
상술한 바와 같이, 제1캐패시터산화막(36)을 습식식각하므로써, 백금_시드층(35)이 노출되는 오목부(40)의 바닥 부분이 함몰된 형태('A')를 갖도록 하여 펜스 생성을 억제한다(도 3 참조). 즉, 오목부(40)가 상측에 비해 바닥이 더 넓은 형태로 형성된다.
전술한 것처럼, 하부전극의 높이를 결정짓는 캐패시터 산화막을 제1캐패시터산화막, 식각정지막 및 제2캐패시터산화막(36, 37, 38)의 순서로 적층된 3층 구조로 형성하고, 백금_시드층(35)상의 제1캐패시터산화막(36)을 습식 식각하여 프로파일의 인위적 보잉(Bowing)을 유발하여 오목부(40)의 바닥 부분에만 네가티브 프로파일을 유도한다.
도 2b에 도시된 바와 같이, 백금_시드층(35)에 바이어스를 인가하여 노출된 백금_시드층(35)상에 전기화학증착법으로 백금_하부전극(41)을 증착한 후, 층간절연막(33)의 표면이 드러날때까지 제1캐패시터산화막, 식각정지막 및 제2캐패시터 산화막(36, 37, 38)을 식각하여 백금_하부전극(41)이 증착되지 않은 백금_시드층(35)을 드러내고, 연속해서 드러난 백금_시드층(35)을 에치백 또는 화학적기계적연마공정을 통해 제거한다.
이 때, 백금_시드층(35)이 서로 분리되므로 백금_하부전극(41)이 인접한 셀사이에서 분리되며, 오목부(40)의 바닥 부분이 네가티브 프로파일을 가지므로 증착되는 백금_하부전극(41)은 파지티브 프로파일을 갖는다.
도 2c에 도시된 바와 같이, 백금_하부전극(41)을 포함한 전면에 BST(42)을 화학적기상증착법(CVD)으로 증착한 후, BST(42)상에 화학적기상증착법으로 상부전극(43)을 증착한다.
여기서, 백금_하부전극(41)의 바닥부분이 파지티브 프로파일을 가지므로 BST(42) 및 상부전극(43) 증착이 용이하다.
상술한 본 발명의 실시예에서는 백금시드층을 이용하였으나, 루테늄 및 이리듐을 포함한 귀금속 및 티타늄나이트라이드(TiN)을 시드층으로 이용할 수 있다.
그리고, 제 1 캐패시터 산화막을 저유전율막으로 이용하는 경우, 산소, NH3 또는 N2 중에서 선택된 어느 하나를 이용하여 식각하여 백금_시드층의 스퍼터링에 의한 재증착을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 하부전극이 증착될 오목부를 오픈시키기 위한 캐패시터 산화막 식각시 건식 및 습식을 병행하므로써, 펜스 생성을 억제하여 백금의 증착률 및 프로파일의 유리차를 감소시켜 정전용량의 편차를 감소시키고 소자의 신뢰성을 확보할 수 있는 효과가 있다.
또한, 캐패시터 산화막의 바닥부분에 습식식각을 통해 파지티브 프로파일을 형성시키므로써, 시드층상에 증착되는 하부전극을 네가티브 프로파일을 갖도록 하여 후속 유전막 및 상부전극의 증착이 용이한 효과가 있다.
Claims (8)
- 반도체 소자의 제조 방법에 있어서,플러그가 매립된 층간절연막 상에 시드층을 형성하는 단계;상기 시드층상에 제1캐패시터산화막과 상기 제1캐패시터산화막에 비해 상대적으로 습식식각률이 낮은 제2캐패시터산화막을 적층하는 단계;상기 제2캐패시터산화막 상에 스토리지노드 마스크를 형성하는 단계;상기 스토리지노드 마스크를 이용하여 상기 제2캐패시터산화막을 건식식각하는 단계;상기 제2캐패시터산화막 식각후 노출된 상기 제1캐패시터산화막을 습식식각하는 단계; 및상기 제1캐패시터산화막 식각후 노출된 시드층을 매개체로 하여 하부전극을 증착하는 단계를 포함하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제1캐패시터 산화막과 제2캐패시터산화막 사이에 상기 제2캐패시터산화막과 식각선택비를 갖는 식각정지막을 형성하는 단계를 더 포함하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 식각정지막은 나이트라이드, SiON 또는 SiN 중에서 선택된 어느 하나를 이용하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제1캐패시터산화막은 SiLK, Flare, BCB 또는 PSG 중에서 선택된 어느 하나를 이용하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제2캐패시터산화막은 USG, HDP-산화막 또는 TEOS 중에서 선택된 어느 하나를 이용하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제1캐패시터산화막을 습식식각하는 단계는,상기 제1캐패시터산화막이 PSG인 경우 BOE 또는 NH4F/HF 중에서 선택된 어느 하나로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제 1 캐패시터 산화막을 습식식각하는 단계는,상기 제 1 캐패시터산화막이 저유전율막인 경우에 THAH 또는 ACT 중에서 선택된 어느 하나로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 시드층은 백금, 이리듐, 루테늄 또는 티타늄나이트라이드 중에서 선택된 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
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