KR100915074B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 ECD법으로 캐패시터를 형성하는 경우 저장 전극 콘택 식각시 씨드층을 형성하지 않고 저장 전극용 산화막 패턴을 형성한 후 씨드층을 형성함으로써, 씨드층인 Pt층의 스퍼터링에 의한 산화막 측벽 재증착을 방지하여 캐패시턴스의 편차를 줄이고 높은 신뢰도를 가지는 캐패시터를 형성할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 소정의 하부구조를 구비한 반도체 기판 상부에 평탄화된 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 통하여 상기 하부 구조의 소정 영역과 전기적으로 접속되는 저장 전극 콘택 플러그를 형성하는 단계와, 상기 구조물의 상부에 상기 콘택 플러그의 상부를 노출시키는 개구부를 구비한 저장 전극 산화막 패턴을 형성하는 단계와, 상기 개구부의 바닥면 및 측벽에 일정 두께의 씨드층을 형성하는 단계와, 상기 씨드층 상부에 저장 전극을 형성하는 단계와, 상기 저장 전극 산화막 패턴 및 상기 저장 전극 산화막 패턴의 측벽에 형성된 씨드층을 제거하는 단계와, 상기 저장 전극의 상부에 유전막을 형성하는 단계 및 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 고유전막과 백금 등의 노블 금속을 사용하여 ECD(Electro Chemical Deposition)법으로 캐패시터를 형성하는 경우 저장 전극 콘택 식각시 씨드층을 형성하지 않고 저장 전극용 산화막 패턴을 형성한 후 씨드층을 형성함으로써, 씨드층인 Pt층의 스퍼터링에 의한 산화막 측벽 재증착을 방지하여 캐패시턴스의 편차를 줄이고 높은 캐패시턴스를 가지는 캐패시터를 형성할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라, 충분한 캐패시턴스를 가지는 캐패시터를 확보하는데 어려움이 있다. 캐패시터의 정전 용량은 유전율에 비례하고 전극의 표면적에 반비례하는데, 이러한 정전 용량을 증가시키기 위한 방법으로 저장 전극을 3-D 구조로 형성하여 저장 전극의 표면적을 증가시키는 방법과 유전율이 높은 BST막 등의 고유전막을 사용하는 방법이 제안되었다.

저장 전극을 3-D 구조로 형성하는 방법은 저장 전극을 3-D 형태로 형성하기 위하여 복잡한 공정이 요구되어 제조 원가가 상승하고 수율이 감소한다는 문제점이 있다. 또한, 고유전막을 사용하는 경우 전극으로 산화저항성이 큰 백금(Pt) 또는 루테늄(Ru) 등의 노블 금속을 사용해야 하는데, 이러한 금속은 매우 안정하여 식각이 매우 식각이 어려울 뿐만 아니라, 스퍼터링에 의한 식각을 수행하는 경우 수직 프로파일을 얻기 어렵다는 문제점이 있다. 이러한 노블 금속의 식각의 문제점을 극복하기 위하여 ECD법을 이용하여 증착한 후 엣치백하는 방법이 제안되었으나, 이 방법은 저장 전극 패턴 형성을 위한 산화막 식각시 산화막 하부에 있는 씨드층인 Pt층의 스퍼터링에 의한 산화막 측벽 재증착으로 Pt의 ECD 프로파일 및 증착 속도의 유리차를 확대시켜 캐패시턴스의 편차를 증가시키고 소자의 신뢰성 확보를 어렵게 한다는 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위하여 저장 전극 콘택 식각시 씨드층을 형성하지 않고 저장 전극용 산화막 패턴을 형성한 후 씨드층을 형성함으로써, 캐패시턴스의 편차가 작고 소자의 신뢰성 확보가 가능한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 소정의 하부구조를 구비한 반도체 기판 상부에 평탄화된 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 통하여 상기 하부 구조의 소정 영역과 전기적으로 접속되는 저장 전극 콘택 플러그를 형성하는 단계와, 상기 구조물의 상부에 상기 콘택 플러그의 상부를 노출시키는 개구부를 구비한 저장 전극 산화막 패턴을 형성하는 단계와, 상기 개구부의 바닥면 및 측벽에 일정 두께의 씨드층을 형성하는 단계와, 상기 씨드층 상부에 저장 전극을 형성하는 단계와, 상기 저장 전극 산화막 패턴 및 상기 저장 전극 산화막 패턴의 측벽에 형성된 씨드층을 제거하는 단계와, 상기 저장 전극의 상부에 유전막을 형성하는 단계 및 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 제조 공정 순으로 도시한 단면도들이다. 도 1a 내지 도 1h를 참조하면, 반도체 기판(100) 상부에 소정의 하부 구조(미도시), 예를 들면 게이트 전극, 소오스/드레인 영역 등을 형성한 후 상기 구조물의 전면을 하부 절연막(120), 배리어층(140) 및 상부 절연막(140)의 적층 구조로 이루어진 층간 절연막(170)을 형성한다(도 1a 참조). 다음에는, 층간 절연막(170)을 식각하여 반도체 기판(100)의 소오스/드레인 영역(미도시)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 매립하며, 상기 소오스.드레인 영역과 전기적으로 접속되는 저장 전극 콘택 플러그(180)를 형성한다. 여기서, 저장 전극 콘택 플러그(180)는 TiN층으로 형성하는 것이 바람직하다.

그 다음에, 상기 구조물의 전면에 평탄화된 저장 전극용 산화막(미도시)을 형성하고 상기 저장 전극용 산화막의 소정 영역을 식각하여 콘택 플러그(180)의 상부를 노출시키는 개구부(210)를 구비한 저장 전극 산화막 패턴(200)을 형성한다.

다음에는, 개구부(210)의 바닥면 및 측벽에 일정 두께의 씨드층(220)을 형성한다. 여기서, 씨드층(220)은 TiN층 또는 텅스텐(W)층인 것이 바람직하다. 그 다음에, 씨드층(220) 상부에 저장 전극(240)을 바람직하게는 ECD(Electro Chemical Deposition) 공정을 이용하여 Pt층, Ru층 또는 Ir층으로 형성한다.

그 다음에, 저장 전극 산화막 패턴(200)과 저장 전극 산화막 패턴(200)의 측벽에 형성된 씨드층(220)을 제거한다. 여기서, 씨드층(220)이 텅스텐층으로 형성된 경우에는 상기 텅스텐층을 제거하기 위하여 건식 식각 공정을 이용하거나 H₂O₂를 이용한 딥아웃 공정을 이용한다. 특히 H₂O₂를 이용한 딥아웃 공정을 이용하는 경우 층간 절연막(170)의 손상 없이 텅스텐층을 제거할 수 있다.

다음에는, 저장 전극의 상부에 유전막(260)을 형성한다. 유전막(260)은 BST막, PZT막 또는 SBT막 등의 고유전막으로 형성하는 것이 바람직하다. 그 다음에, 유전막(260) 상부에 상부 전극(280)을 형성한다. 상부전극(280)은 Pt층, Ru층 또는 Ir층으로 형성하는 것이 바람직하다.

본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 저장 전극 콘택 식각시 씨드층을 형성하지 않고 저장 전극용 산화막 패턴을 형성한 후 씨드층을 형성함으로써, 캐패시턴스의 편차가 작고 소자의 신뢰성 확보가 가능하게 하는 효과가 있다.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 제조 공정 순으로 도시한 단면도들.

Claims (11)

1. 소정의 하부구조를 구비한 반도체 기판 상부에 평탄화된 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 통하여 상기 하부 구조의 소정 영역과 전기적으로 접속되는 저장 전극 콘택 플러그를 형성하는 단계;

   상기 저장 전극 콘택 플러그가 형성된 상기 층간 절연막의 상부에 상기 콘택 플러그의 상부를 노출시키는 개구부를 구비한 저장 전극 산화막 패턴을 형성하는 단계;

   상기 개구부의 바닥면 및 측벽에 일정 두께의 씨드층을 형성하는 단계;

   상기 씨드층 상부에 저장 전극을 형성하는 단계;

   상기 저장 전극 산화막 패턴 및 상기 저장 전극 산화막 패턴의 측벽에 형성된 씨드층을 제거하는 단계;

   상기 저장 전극의 상부에 유전막을 형성하는 단계; 및

   상기 유전막 상부에 상부 전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제1항에 있어서,

   상기 저장 전극 콘택 플러그는 TiN층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제1항 및 제2항 중 어느 하나에 있어서,

   상기 씨드층은 TiN층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제1항 및 제 2항 중 어느 하나에 있어서,

   상기 씨드층은 W층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제1항에 있어서,

   상기 저장 전극은 Pt층, Ru층 및 Ir층 중 선택된 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제1항에 있어서,

   상기 씨드층 상부에 저장 전극을 형성하는 단계는 ECD 공정을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제4항에 있어서,

   상기 씨드층인 W층을 제거하는 단계는 건식 식각 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
8. 제4항에 있어서,

   상기 씨드층인 W층을 제거하는 단계는 H₂O₂를 이용한 딥아웃 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
9. 제1항에 있어서,

   상기 상부 전극은 Pt층, Ru층 및 Ir층 중 선택된 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
10. 제1항에 있어서,

    상기 층간 절연막은 하부 절연막, 배리어층 및 상부 절연막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
11. 제1항에 있어서,

    상기 유전막은 BST막, PZT막 및 SBT막 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.