KR20090026597A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
반도체 소자의 캐패시터 형성방법이 개시되어 있다. 반도체 소자의 캐패시터 형성방법은, 셀 영역 및 주변 영역을 구비한 반도체 기판 상에 하부구조물을 형성하는 단계와, 상기 하부구조물 상에 희생절연막을 형성하는 단계와, 상기 셀 영역의 희생절연막을 식각하여 희생절연막 패턴을 형성하는 단계와, 상기 희생절연막 패턴의 내측면에 스토리지 노드를 형성하는 단계와, 상기 희생절연막 패턴을 일부 식각하여 상기 스토리지 노드의 상부를 노출시키는 단계와, 상기 노출된 스토리지 노드의 상부에 지지막 패턴을 형성하는 단계와, 상기 희생절연막 패턴을 제거하는 단계와, 상기 지지막 패턴을 제거하는 단계를 포함한다.
이로써, 본 발명에 따르면, 상기 스토리지 노드의 상부에 지지막 패턴을 형성함으로써, 상기 스토리지 노드의 기울어짐 현상을 방지할 수 있다. 따라서, 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(Width) 또한 작아지고 있다.
상기 캐패시터는 스토리지 노드와 플레이트 노드 사이에 유전체막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장 용량은 노드의 표면적과 유전체막의 유전율에 비례하고, 노드 간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 확대시키거나 노드 간의 거리를 줄이는 것이 요구된다.
그런데, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 노드 표면적을 증가시키기 위한 방법으로는 스토리지 노드의 형태를 오목(concave) 또는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 하부전극은 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 노드 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다.
이하에서는, 종래 기술에 따른 실린더형 캐패시터 형성방법을 간략하게 설명하도록 한다.
스토리지 노드 콘택 플러그가 구비된 반도체 기판 상에 희생절연막을 형성한 후, 상기 희생절연막을 식각하여 스토리지 노드 콘택 플러그를 노출시키는 홀을 형성한다. 그런 다음, 상기 홀에 의하여 형성된 상기 희생절연막의 내측면 및 상부면에 스토리지 노드용 도전막을 형성한 후, 상기 스토리지 노드용 도전막을 에치백하여 스토리지 노드를 형성한다.
이어서, 상기 희생절연막을 딥-아웃(Dip-out) 공정을 통해 상기 스토리지 노드 콘택 플러그가 구비된 반도체 기판으로부터 제거하여 실린더형의 스토리지 노드를 형성한다. 계속해서, 상기 실린더형의 스토리지 노드 상에 유전막과 플레이트 노드를 형성하여 상기 반도체 기판 상에 실린더형 캐패시터를 형성한다.
그러나, 상기 희생절연막을 제거하기 위한 딥-아웃 공정에서 순수(DIW)의 표면장력 및 스토리지 노드의 증가된 높이로 인하여 상기 스토리지 노드의 기울어짐(Leaning) 현상이 발생된다.
이러한 기울어짐 현상은, 상기 스토리지 노드들 간의 브릿지(Bridge) 현상을 유발시켜, 결과적으로 소자의 특성을 저하시킨다.
본 발명은 스토리지 노드들 간의 기울어짐 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성방법은, 셀 영역 및 주변 영역을 구비한 반도체 기판 상에 하부구조물을 형성하는 단계와, 상기 하부구조물 상에 희생절연막을 형성하는 단계와, 상기 셀 영역의 희생절연막을 식각하여 희생절연막 패턴을 형성하는 단계와, 상기 희생절연막 패턴의 내측면에 스토리지 노드를 형성하는 단계와, 상기 희생절연막 패턴을 일부 식각하여 상기 스토리지 노드의 상부를 노출시키는 단계와, 상기 노출된 스토리지 노드의 상부에 지지막 패턴을 형성하는 단계와, 상기 희생절연막 패턴을 제거하는 단계와, 상기 지지막 패턴을 제거하는 단계를 포함한다.
여기서, 상기 희생절연막 패턴을 일부 식각하여 상기 스토리지 노드를 상기 희생절연막 패턴으로부터 노출시키는 단계에서, 상기 스토리지 노드는, 상기 희생절연막 패턴의 상단으로부터 400∼500Å의 두께로 식각된다.
상기 희생 서포트 패턴은 스퍼터링(Sputtering) 방식에 의하여 형성된다.
상기 노출된 스토리지 노드의 상부에 지지막 패턴을 형성하는 단계는, 상기 노출된 스토리지 노드의 상부 및 상기 주변 영역에 지지막을 형성하는 단계와, 상기 주변 영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 상기 주변 영역의 지지막을 제거하는 단계를 포함한다.
상기 지지막 패턴은 텅스텐 또는 텅스텐 합금을 사용하여 형성한다.
본 발명은, 상기 희생절연막을 일부 식각하여 상기 스토리지 노드의 상부를 노출시킨 후, 상기 노출된 스토리지 노드에 스퍼터링 방식을 이용하여 지지막 패턴을 형성해주어, 상기 희생절연막을 제거하기 위한 딥-아웃 공정을 수행할 때, 상기 스토리지 노드의 기울어짐 현상을 방지할 수 있고, 이로써, 상기 스토리지 노드들 간의 브릿지 현상을 억제시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 실린더형 캐패시터 형성시 스토리지 노드가 형성된 희생절연막의 상부를 일부 식각하여 상기 스토리지 노드를 상기 희생절연막으로부터 노출시킨다. 그런 다음, 스퍼터링(Sputtering) 방식을 사용하여 상기 노출된 스토리지 노드에 지지막 패턴을 형성한다.
이렇게 하면, 후속하는 희생절연막의 딥-아웃 공정에서 상기 지지막 패턴이 스토리지 노드의 기울어짐을 방지하는 지지대(Fence) 역할을 함으로써, 상기 스토리지 노드의 기울어짐 현상 및 상기 인접 스토리지 노드들 간의 브릿지 현상을 억제할 수 있어, 그 결과, 반도체 소자의 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 소자의 캐패시터 형성방법에 따른 하부구조물에 희생절연막을 형성한 단면도이며, 도 2는 도 1의 하부구조물에 희생절연막을 형성한 평면도이다.
도 1 및 도 2를 참조하면, 캐패시터 영역, 주변 영역 및 소정의 하부구조물(도시안됨)들이 형성된 반도체 기판(100) 상에 상기 하부구조물을 덮는 층간절연막(102)을 형성한 후, 상기 층간절연막(도시안됨) 상에 상기 캐패시터 영역을 노출하는 개구를 갖는 마스크 패턴(도시안됨)을 형성한다.
그런 다음, 상기 마스크 패턴을 식각마스크로 이용해서 상기 하부구조물이 노출될 때까지 상기 층간절연막을 식각하여 상기 하부구조물 상에 층간절연막 패턴(102)을 형성한다. 이어서, 상기 하부구조물 및 층간절연막 패턴(102)을 채우는 스토리지 노드 콘택용 도전막을 형성한다.
그리고 나서, 상기 스토리지 노드 콘택용 도전막을 상기 층간절연막 패턴(102)이 노출될 때까지 화학적기계적연마(Chemical Mechanical Polishing) 공정을 통하여 연마하여 상기 층간절연막 패턴(102) 내에 스토리지 노드 콘택(104)을 형성한다.
계속해서, 상기 스토리지 노드 콘택(104)을 포함한 층간절연막(102) 상에 식각방지막(106)과 희생절연막(108)을 형성한다. 상기 희생절연막(108)은 PE-TEOS막의 단일막일 수 있으며, 이와 다르게, 상기 희생절연막(108)은 PSG막과 PE-TEOS막의 이중막일 수도 있다.
도 3은 도 1의 희생절연막을 식각하여 하부구조물을 개구한 희생절연막 패턴을 나타낸 단면도이며, 도 4는 도 2의 희생절연막을 식각하여 하부구조물이 개구한 희생절연막 패턴을 나타낸 평면도이다.
도 3 및 도 4를 참조하면, 상기 희생절연막(108) 상에 스토리지 노드 콘택(104)을 노출시키는 감광막 패턴(도시안됨)을 형성한 후, 상기 감광막 패턴을 식각마스크로 이용해서 상기 희생절연막(108)과 식각방지막(106)을 순차적으로 식각하여 상기 층간절연막 패턴(102) 상에 스토리지 노드용 홀(H)을 갖는 희생절연막 패턴(108a) 및 식각방지막 패턴(106a)을 형성한다. 이어서, 상기 희생절연막 패턴(108a)으로부터 감광막 패턴을 제거한다.
도 5는 도 3의 희생절연막 패턴의 내측면에 스토리지 노드를 형성한 단면도이며, 도 6은 도 4의 희생절연막 패턴의 내측면에 스토리지 노드를 형성한 평면도이다.
도 5 및 도 6을 참조하면, 상기 스토리지 노드용 홀(H)에 의하여 형성된 상기 희생절연막 패턴(108a)의 내측면 및 상면에 스토리지 노드용 도전막을 형성한다. 상기 스토리지 노드용 도전막은 TiN막으로 형성할 수도 있다.
그런 다음, 상기 스토리지 노드용 도전막을 상기 희생절연막 패턴(108a)의 상면이 노출될 때까지 식각하여 스토리지 노드(110)를 형성한다. 상기 스토리지 노드용 도전막은 에치백 또는 CMP 공정에 의하여 식각된다.
도 7은 도 5의 스토리지 노드의 상부가 노출된 단면도이다.
도 7을 참조하면, 상기 희생절연막 패턴(108a)을 일부 식각하여 상기 스토리지 노드(110)를 상기 희생절연막 패턴(108a)으로부터 노출시킨다. 이때, 노출된 상기 스토리지 노드(110)는 상기 희생절연막 패턴의 상단으로부터 400∼500Å의 두께 로 식각되어 돌출된다.
도 8은 도 7의 노출된 스토리지 노드에 지지막 패턴을 형성한 단면도이며, 도 9는 도 7의 노출된 스토리지 노드에 지지막 패턴을 형성한 평면도이다.
도 8 및 도 9를 참조하면, 상기 노출된 스토리지 노드(110)에 지지막 패턴(112)을 형성한다. 상기 지지막 패턴(112)은, 예를 들어, 스퍼터링(Sputtering) 방식에 의하여 형성되며, 상기 지지막 패턴(112)은 텅스텐 또는 텅스텐 합금을 사용하여 형성할 수 있다.
상기 지지막 패턴(112)은 상기 희생절연막(108)을 제거하기 위한 딥-아웃(Dip-out) 공정에서 상기 스토리지 노드(110)가 기울어지는 것을 방지한다.
도 10은 도 8의 지지막 패턴 상에 마스크 패턴을 형성한 단면도이며, 도 11은 도 9의 지지막 패턴 상에 마스크 패턴을 형성한 평면도이다.
도 10 및 도 11을 참조하면, 상기 캐패시터 영역의 지지막 패턴(112)을 덮는 마스크 패턴(114)을 형성한다. 이때, 마스크 패턴(114)은 상기 주변 영역에는 형성되지 않는다. 이어서, 상기 마스크 패턴(114)을 식각마스크로 이용하여 상기 주변 영역의 지지막 패턴을 상기 스토리지 노드(110)로부터 제거한다.
상기 마스크 패턴(114)은 상기 희생절연막(108)을 제거하기 위한 딥-아웃 공정에서 사용되는 케미컬(Chemical)이 상기 스토리지 노드(110) 내로 침투하는 것을 방지한다.
도 12는 도 10의 지지막 패턴 상의 마스크 패턴 및 희생절연막 패턴을 제거한 단면도이며, 도 13은 도 11의 지지막 패턴 상의 마스크 패턴 및 희생절연막 패 턴을 제거한 평면도이다.
도 12 및 도 13을 참조하면, 딥-아웃 공정을 수행하여 상기 희생절연막을 상기 하부구조물 및 스토리지 노드(110)로부터 제거한다.
도 14는 도 12의 지지막 패턴을 스토리지 노드의 상부로부터 제거한 단면도이며, 도 15는 도 13의 지지막 패턴을 스토리지 노드의 상부로부터 제거한 평면도이다.
도 14 및 도 15를 참조하면, 상기 스토리지 노드(110) 상에 형성된 지지막 패턴을 제거한다. 이때, 상기 캐패시터 영역의 지지막 패턴은 예를 들어, 육불화황(SF6) 용액으로 습식 식각을 통하여 상기 스토리지 노드(110)로부터 제거할 수도 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 실린더형 캐패시터를 완성한다.
여기서, 본 발명은 상기 실린더형 캐패시터의 형성시 스토리지 노드의 상부를 노출시켜 상기 노출된 스토리지 노드에 지지막 패턴을 형성해줌으로써, 상기 희생절연막의 제거시 유발되는 스토리지 노드의 기울어짐 현상 및 이로 인한 인접한 스토리지 노드들 간의 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 반도체 소자 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 소자의 캐패시터 형성방법에 따른 하부구조물에 희생절연막을 형성한 단면도이다.
도 2는 도 1의 하부구조물에 희생절연막을 형성한 평면도이다.
도 3은 도 1의 희생절연막을 식각하여 하부구조물을 개구한 희생절연막 패턴을 나타낸 단면도이다.
도 4는 도 2의 희생절연막을 식각하여 하부구조물을 개구한 희생절연막 패턴을 나타낸 평면도이다.
도 5는 도 3의 희생절연막 패턴의 내측면에 스토리지 노드를 형성한 단면도이다.
도 6은 도 4의 희생절연막 패턴의 내측면에 스토리지 노드를 형성한 평면도이다.
도 7은 도 5의 스토리지 노드의 상부가 노출된 단면도이다.
도 8은 도 7의 노출된 스토리지 노드에 지지막 패턴을 형성한 단면도이다.
도 9는 도 7의 노출된 스토리지 노드에 지지막 패턴을 형성한 평면도이다.
도 10은 도 8의 지지막 패턴 상에 마스크 패턴을 형성한 단면도이다.
도 11은 도 9의 지지막 패턴 상에 마스크 패턴을 형성한 평면도이다.
도 12는 도 10의 지지막 패턴 상의 마스크 패턴 및 희생절연막 패턴을 제거한 단면도이다.
도 13은 도 11의 지지막 패턴 상의 마스크 및 희생절연막 패턴을 제거한 평 면도이다.
도 14는 도 12의 지지막 패턴을 스토리지 노드의 상부로부터 제거한 단면도이다.
도 15는 도 13의 지지막 패턴을 스토리지 노드의 상부로부터 제거한 평면도이다.
Claims (5)
- 셀 영역 및 주변 영역을 구비한 반도체 기판 상에 하부구조물을 형성하는 단계;상기 하부구조물 상에 희생절연막을 형성하는 단계;상기 셀 영역의 희생절연막을 식각하여 희생절연막 패턴을 형성하는 단계;상기 희생절연막 패턴의 내측면에 스토리지 노드를 형성하는 단계;상기 희생절연막 패턴을 일부 식각하여 상기 스토리지 노드의 상부를 노출시키는 단계;상기 노출된 스토리지 노드의 상부에 지지막 패턴을 형성하는 단계;상기 희생절연막 패턴을 제거하는 단계; 및상기 지지막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생절연막 패턴을 일부 식각하여 상기 스토리지 노드를 상기 희생절연막 패턴으로부터 노출시키는 단계에서, 상기 스토리지 노드는, 상기 희생절연막 패턴의 상단으로부터 400∼500Å의 두께로 식각되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생 서포트 패턴은 스퍼터링(Sputtering) 방식에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 노출된 스토리지 노드의 상부에 지지막 패턴을 형성하는 단계는, 상기 노출된 스토리지 노드의 상부 및 상기 주변 영역에 지지막을 형성하는 단계;상기 주변 영역을 노출시키는 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴을 이용하여 상기 주변 영역의 지지막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 지지막 패턴은 텅스텐 또는 텅스텐 합금을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023022A (ko) | 2014-08-20 | 2016-03-03 | 대한민국 (식품의약품안전처장) | Hcn2 유전자 조작을 이용한 우울증상발현 마우스모델 제작과 그의 이용 |
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2007
- 2007-09-10 KR KR1020070091689A patent/KR20090026597A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023022A (ko) | 2014-08-20 | 2016-03-03 | 대한민국 (식품의약품안전처장) | Hcn2 유전자 조작을 이용한 우울증상발현 마우스모델 제작과 그의 이용 |
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