KR100913016B1 - 반도체 소자의 캐패시터 및 이의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 및 이의 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 다수의 스토리지 콘택 플러그들과, 상기 스토리지 콘택 플러그 각각의 하부 일면과 연결된 U자 형태의 하부 전극, 및 상기 하부 전극의 외부 측벽과 일정 거리 격리되어 형성된 보호막을 포함하는 반도체 소자의 캐패시터 및 이의 형성 방법을 개시한다.

SN, 캐패시터, 보호막

Description

반도체 소자의 캐패시터 및 이의 형성 방법{The capacitor in semiconductor device and manufacturing method for thereof}

본 발명은 반도체 소자의 캐패시터 및 이의 형성 방법에 관한 것으로, 특히 캐패시터의 종횡비에 따라 전극이 기울어져 불량이 발생하는 것을 방지할 수 있는 반도체 소자의 캐패시터 및 이의 형성 방법에 관한 것이다.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하다.

도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위 한 소자의 단면도이다.

도 1을 참조하면, 반도체 기판(10) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(10)의 일부와 연결되는 스토리지노드 콘택플러그(11)을 형성한다. 이 때, 스토리지노드 콘택플러그(11) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.

이 후, 스토리지노드 콘택플러그(11)를 포함한 전체 구조 상에 버퍼막(13), 식각정지막(14), 제 1절연막(15), 및 제 2절연막(16)을 순차적으로 적층하여 형성한다. 이 후, 식각 공정을 실시하여 스토리지노드 콘택플러그(11)의 상부가 노출되는 스토리지홀을 형성한다.

이 후, 도면으로 도시 되진 않았지만, 스토리지노드 콘택플러그(11)와 연결되는 하부 전극, 유전체막, 상부 전극을 순차적으로 형성하여 캐패시터를 형성한다.

상술한 종래 기술에 따른 캐패시터 형성 방법은 캐패시터의 캐패시턴스 값을 증가 시키기 위해 스토리지홀의 종횡비가 증가하게 되고, 이로 인하여 하부 전극의 기울어짐 현상(leaning)이 발생할 수 있다. 기울어짐 현상은 하부 전극이 인접한 캐패시터의 하부 전극과의 접촉으로 불량을 유발할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 스토리지홀 형성 후, 보호막을 형성하여 후속 형성되는 하부 전극이 기울어져 인접한 캐패시터의 하부 전극과 접촉되는 것을 방지함으로써, 캐패시터의 불량을 억제할 수 있는 반도체 소자의 캐패시터 및 이의 제조 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 형성된 다수의 스토리지 콘택 플러그들과, 상기 스토리지 콘택 플러그 각각의 하부 일면과 연결된 U자 형태의 하부 전극, 및 상기 하부 전극의 외부 측벽과 일정 거리 격리되어 형성된 보호막을 포함한다.

상기 보호막은 상기 하부 전극들 사이에 형성되어 하부 전극들의 접촉을 차단하며, 상기 보호막은 질화막으로 형성된다.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 통과하여 상기 반도체 기판과 연결되는 스토리지노드 콘택플러그를 형성하는 단계와, 상기 스토리지노드 콘택플러그를 포함하는 전체 구조 상에 제1 희생절연막을 형성하는 단계와, 상기 제1 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제1 스토리지 홀을 형성하는 단계와, 기 제1 스토리지홀의 측벽 및 저면에 보호막을 형성하는 단계와, 상기 보호막을 포함한 전체 구조 상에 제2 희생절연막을 형성하는 단계와, 상기 제2 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제2 스토리지홀을 형성하는 단계, 및 상기 제2 스토리지홀의 의 측벽 및 저면에 하부 전극을 형성하는 단계를 포함한다.

상기 스토리지노드 콘택플러그를 형성한 후, 상기 스토리지노드 콘택플러그를 포함한 전체 구조 상에 버퍼막 및 식각 정지막을 순차적으로 형성하는 단계를 더 포함한다.

상기 제1 희생 절연막은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하며, 상기 보호막은 질화막으로 형성한다. 상기 제2 희생 절연막은 SOD막으로 형성한다.

상기 제2 스토리지홀 형성 단계는 상기 제2 스토리지홀의 개구부 넓이를 상기 제1 스토리지홀의 개구부보다 좁게 형성하여 상기 제1 스토리지홀 측벽에 상기 보호막 및 상기 제2 희생 절연막을 잔류시킨다.

상기 하부 전극은 TiN막으로 형성한다.

상기 하부 전극을 형성하는 단계 이후, 상기 제2 희생 절연막을 제거하는 단계를 더 포함한다.

본 발명의 일실시 예에 따르면, 캐패시터의 캐패시턴스 값을 증가시키기 위 하여 종횡비를 증가시켜 스토리지홀을 형성한 후, 스토리지홀의 측벽에 보호막을 형성한 후, 캐패시터의 하부 전극을 형성함으로써, 종횡비 증가에 의해 발생할 수 있는 하부 전극의 기울어짐 현상시 인접한 하부 전극과의 접촉을 차단하여 캐패시터의 불량을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2를 참조하면, 반도체 기판(100) 상에 절연막(102)을 형성하고, 절연막(102)을 관통하여 반도체 기판(100)의 일부와 연결되는 스토리지노드 콘택플러그(101)을 형성한다. 이 때, 스토리지노드 콘택플러그(101)는 폴리실리콘으로 형성하는 것이 바람직하다. 스토리지노드 콘택플러그(101) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.

이 후, 스토리지노드 콘택플러그(101)를 포함하는 전체 구조 상에 버퍼막(103), 식각 정지막(104), 제1 희생 절연막(105), 하드 마스크막(106)를 순차적으로 적층하여 형성한다. 버퍼막(103)은 400 내지 600Å의 두께로 형성하는 것이 바람직하다. 버퍼막(103)은 산화막으로 형성하는 것이 바람직하다. 식각 정지막(104)은 제1 희생 절연막(105) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하고, 일반적으로 산화막과 식각선택비가 좋은 질화막, 절연 산화막과 플라즈마 식각시 선택비가 가능한 비도전성 절연막을 사용한다. 제1 희생 절연막(105)은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하는 것이 바람직하다. 제1 희생 절연막(105)의 두께를 조절하여 후속 형성되는 스토리지홀의 깊이를 제어가능하며, 이는 최종적으로 형성되는 캐패시터의 면적을 제어가능하다.

도 3을 참조하면, 하드 마스크막(106)을 패터닝 한후, 이를 식각 마스크로 이용하여 제1 희생 절연막(105)을 식각한다. 이 후, 노출 되는 식각 정지막(104) 및 버퍼막(103)을 순차적으로 식각하여 스토리지노드 콘택플러그(101)의 상부를 노출시켜 제1 스토리지홀(107)을 형성한다.

도 4를 참조하면, 하드 마스크막(106)을 제거한 후, 제1 스토리지홀(107)을 포함한 전체 구조 상에 보호막(108)을 형성한다. 보호막(108)은 질화막으로 형성하는 것이 바라직하다.

도 5를 참조하면, 보호막(108)을 포함한 전체 구조 상에 제2 희생 절연막(109)을 형성한다. 이 후, 제2 희생 절연막(109) 상에 하드 마스크 패턴(110)을 형성한다. 제2 희생 절연막(109)은 SOD막으로 형성하는 것이 바람직하다. 하드 마 스트 패턴(110)의 개구부는 도 3에 도시된 하드마스크막(106)의 개구부보다 좁게 형성되는 것이 바람직하다.

도 6을 참조하면, 하드 마스트 패턴을 식각마스트로 이용한 식각 공정을 실시하여 스토리지노드 콘택플러그(101)의 상부가 노출되는 제2 스토리지홀(111)을 형성한다. 이때 제2 스토리지홀(111)의 측벽에는 제2 희생 절연막(109)과 보호막(108)이 잔류하게 된다. 이 후, 식각 공정을 실시하여 하드 마스크 패턴, 제1 희생 절연막(105) 상부의 제2 희생 절연막(109)과 보호막(108)을 순차적으로 제거한다. 이 후, 제2 스토리지홀(111)을 포함하는 전체 구조 상에 캐패시터 하부 전극층(112)을 형성한다. 하부 전극층(112)은 TiN막으로 형성하는 것이 바람직하다.

도 7을 참조하면, 식각 공정을 실시하여 제1 희생 절연막(105), 보호막(108), 및 제2 희생 절연막(108) 상부의 하부 전극층(112)을 제거한다. 이 후 노출되는 제1 희생 절연막(105), 및 제2 희생 절연막(108)을 제거한다. 이로써, 인접한 캐패시터의 하부 전극층(112)들 사이에 보호막(108)이 형성되어 하부 전극층(112)의 높이가 증가하여 기울어짐 현상이 발생하여도 인접한 캐패시터의 하부 전극층(112)과의 접촉이 방지된다.

이 후, 도면으로 도시되진 않았지만 하부 전극층(112) 및 보호막(108)을 포함한 전체 구조 상에 유전막 및 상부 전극층을 순차적으로 적층하여 캐패시터를 형성한다.

도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 반도체 기판 101 : 스토리지노드 콘택플러그

102 : 절연막 103 : 버퍼막

104 : 식각 정지막 105 : 제1 희생 절연막

106 : 하드 마스크막 107 : 제1 스토리지홀

108 : 보호막 109 : 제2 희생 절연막

110 : 하드 마스크 패턴 111 : 제2 스토리지홀

112 : 하부 전극층

Claims (11)

1. 반도체 기판 상에 형성된 다수의 스토리지 콘택 플러그들;

   상기 스토리지 콘택 플러그 각각의 하부 일면과 연결된 U자 형태의 하부 전극; 및

   상기 하부 전극의 외부 측벽과 일정 거리 격리되어 상기 하부 전극의 외부 측벽을 감싸도록 형성된 보호막을 포함하는 반도체 소자의 캐패시터.
2. 제 1 항에 있어서,

   상기 보호막은 상기 하부 전극들 사이에 형성되어 하부 전극들의 접촉을 차단하는 반도체 소자의 캐패시터.
3. 제 1 항에 있어서,

   상기 보호막은 질화막으로 형성된 반도체 소자의 캐패시터.
4. 반도체 기판상에 절연막을 형성하는 단계;

   상기 절연막을 통과하여 상기 반도체 기판과 연결되는 스토리지노드 콘택플 러그를 형성하는 단계;

   상기 스토리지노드 콘택플러그를 포함하는 전체 구조 상에 제1 희생절연막을 형성하는 단계;

   상기 제1 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제1 스토리지홀을 형성하는 단계;

   상기 제1 스토리지홀의 측벽 및 저면에 보호막을 형성하는 단계;

   상기 보호막을 포함한 전체 구조 상에 제2 희생절연막을 형성하는 단계;

   상기 제2 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제2 스토리지홀을 형성하는 단계; 및

   상기 제2 스토리지홀의 의 측벽 및 저면에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
5. 제 4 항에 있어서,

   상기 스토리지노드 콘택플러그를 형성한 후, 상기 스토리지노드 콘택플러그를 포함한 전체 구조 상에 버퍼막 및 식각 정지막을 순차적으로 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.
6. 제 4 항에 있어서,

   상기 제1 희생 절연막은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
7. 제 4 항에 있어서,

   상기 보호막은 질화막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
8. 제 4 항에 있어서,

   상기 제2 희생 절연막은 SOD막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
9. 제 4 항에 있어서,

   상기 제2 스토리지홀 형성 단계는 상기 제2 스토리지홀의 개구부 넓이를 상기 제1 스토리지홀의 개구부보다 좁게 형성하여 상기 제1 스토리지홀 측벽에 상기 보호막 및 상기 제2 희생 절연막을 잔류시키는 반도체 소자의 캐패시터 형성 방법.
10. 제 4 항에 있어서,

    상기 하부 전극은 TiN막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
11. 제 4 항에 있어서,

    상기 하부 전극을 형성하는 단계 이후, 상기 제2 희생 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.

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