CN109427786B - 半导体存储装置及其制作工艺 - Google Patents

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Abstract

本发明公开一种半导体存储装置及其制作工艺。半导体存储装置，其包含基底、多个栅极、多个插塞、电容结构以及堆叠层结构。栅极是设置在基底内，插塞则是设置在基底上，分别电连接栅极两侧的基底。电容结构设置在基底上，并包含多个电容，且各电容分别电连接各插塞。堆叠层结构则是覆盖在电容结构上，并包含依序堆叠的半导体层、导电层与绝缘盖层，其中绝缘盖层的两侧与该导电层之间各具有一间距，且二间距的长度不同。

Description

半导体存储装置及其制作工艺
技术领域
本发明涉及一种半导体存储装置及其制作工艺，特别是涉及一种动态随机存取存储器装置及其制作工艺。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化物半导体(metal oxide semiconductor,MOS)晶体管与一电容(capacitor)串联组成。
随着DRAM的集成度提高，各存储单元内与各存储单元之间的电连接的建置益发困难。同时，各存储单元内的晶体管结构与电容结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计。因此，如何开发能维持性能的DRAM结构与其制作工艺一直是本领域所持续努力的技术方向。
发明内容
本发明提供了一种半导体存储装置，其电容结构上方的堆叠层结构盖在基底上的部分已被减缩，可有效避免该部分接触周边区元件的可能性，而能达到较佳的元件可靠度。
本发明提供了一种半导体存储装置的制作工艺，其是通过湿蚀刻制作工艺搭配多阶段的蚀刻制作工艺来图案化电容结构上方的堆叠层结构，因而可有效缩减该堆叠层结构往两侧周边区延伸的水平部分，进而避免后续元件的制作工艺受到影响。
为达上述目的，本发明的一实施例提供一种半导体存储装置，其包含一个基底、多个栅极、多个插塞、一个电容结构以及一个堆叠层结构。该些栅极设置在该基底内，且该些插塞则设置在该基底上，分别电连接该些栅极两侧的该基底。该电容结构是设置在该基底上，该电容结构包含多个电容，且各该电容分别电连接该些插塞。该堆叠层结构则是覆盖在该电容结构上，该堆叠层结构包含依序堆叠的一个半导体层、一导电层与一绝缘盖层，其中该绝缘盖层的两侧与该导电层之间各具有一个间距，且该二间距的长度不同。
为达上述目的，本发明的一实施例提供一种半导体存储装置的制作工艺，其包含以下步骤。首先，提供一基底，并且，在该基底上形成一个电容结构，该电容结构包含多个电容。然后，在该电容结构上形成一堆叠层结构，覆盖该电容结构以及一部分的该基底，该堆叠层结构包含一绝缘层。接着，形成一掩模层，覆盖该堆叠层结构与该电容结构，再通过该掩模层进行第一蚀刻制作工艺，仅移除该绝缘层，形成一绝缘盖层。之后，在该掩模层移除后，通过该绝缘盖层进行一第二蚀刻制作工艺，进一步移除该堆叠层结构。
整体来说，本发明的制作工艺是利用多阶段的蚀刻制作工艺，并配合湿蚀刻的进行，阶段性的移除堆叠层结构覆盖在基底上并往两侧周边区延伸的水平部分。本发明的制作工艺可提升该周边区内插塞的制作工艺宽裕度，同时提升所形成的半导体存储装置的元件可靠性。因此，在利用本发明制作工艺的前提下，可有效缩减一般半导体存储装置的周边区与存储区(记忆体区)之间的预留空间，而有利于满足现今提高集成度与密度的发展目标。
附图说明
图1至图3为本发明第一优选实施例中半导体存储装置的形成阶段示意图；其中
图1为本发明的半导体存储装置于形成掩模层后的剖面示意图；
图2为本发明的半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；以及
图3为本发明的半导体存储装置于形成插塞后的侧剖示意图。
图4至图6为本发明第二优选实施例中半导体存储装置的形成阶段示意图；其中
图4为本发明的半导体存储装置于形成掩模层后的剖面示意图；
图5为本发明的半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；以及
图6为本发明的半导体存储装置于进行另一蚀刻制作工艺后的剖面示意图。
图7为本发明另一优选实施例中半导体存储装置的形成阶段示意图。
图8至图13为本发明第三优选实施例中半导体存储装置的形成阶段示意图；其中
图8为本发明的半导体存储装置于形成掩模层后的剖面示意图；
图9为本发明的半导体存储装置于进行第一蚀刻制作工艺后的剖面示意图；以及
图10为本发明的半导体存储装置于进行第二蚀刻制作工艺后的剖面示意图；
图11为本发明的半导体存储装置于进行第三蚀刻制作工艺后的剖面示意图；
图12为本发明的半导体存储装置于进行第四蚀刻制作工艺后的剖面示意图；以及
图13为本发明的半导体存储装置于形成插塞后的剖面示意图。
图14为本发明第四优选实施例中半导体存储装置的形成阶段示意图。
主要元件符号说明
100 基底
103 介电层
105 浅沟槽隔离
108 沟槽
120 字符线
121 栅极介电层
123 栅极层
125 盖层
130 晶体管
140 接触插塞
150 电容结构
160 电容
161 下电极
163 电容介电层
165 上电极
181 半导体层
183 导电层
185 绝缘层
185a、185b、185c 绝缘层两侧
187 第一绝缘层
187a 第一绝缘层两侧
189 第二绝缘层
189a 第二绝缘层两侧
190 介电层
195 插塞
200、210、220、230 掩模层
D1 第一方向
D2 第二方向
g1、g2 间距
L、L1、L2 距离
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图3，所绘示者为本发明第一优选实施例中，半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机存取存储器(dynamic randomaccess memory,DRAM)装置，其包含有至少一晶体管130以及至少一电容160，以作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线(bit line,BL,未绘示)及字符线(word line,WL)120的电压信号。
在本实施例中，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100内还形成有至少一浅沟槽隔离shallow trench isolation,STI)。在本实施例中，是在基底100的一存储区(cellregion,未绘示)中可形成浅沟槽隔离105，而定义出多个主动区(active area,AA,未绘示)，另一方面，还形成另一浅沟槽隔离(未绘示)，以进一步隔离该存储区与其外侧的一周边区(periphery region,未绘示)。在一实施例中，各浅沟槽隔离的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该些沟槽中填入一绝缘材料而形成，该绝缘材料例如包含氧化硅、氮化硅或氮氧化硅等，但并不以此为限。
此外，基底100内还可形成有多条字符线，其较佳是形成在基底100内的埋藏式字符线(buried word line,BWL)120。各埋藏式字符线120是相互平行地沿着第一方向D1(例如是y方向)延伸，并横跨各该主动区与浅沟槽隔离105，因而使各埋藏式字符线120的一部分埋设在浅沟槽隔离105内，而另一部分则会埋设在各该主动区内，如图1所示。具体来说，各埋藏式字符线120至少包含一栅极介电层121例如包含氧化硅(SiO)，一栅极层123例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻质金属材质，以及一盖层125例如包含氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)等绝缘材料。前述栅极介电层121、栅极层123与盖层125的形成方式可通过先于基底100内形成多个沟槽108，再利用沉积、蚀刻与平坦化(planarization)等制作工艺，在沟槽108内依序形成覆盖沟槽108整体表面的栅极介电层121、填满沟槽108下半部的栅极层123以及填满沟槽108上半部的盖层125，并使盖层125可切齐基底100表面。在本实施例中，各埋藏式字符线120与其两侧基底100内的掺杂区(未绘示)还可进一步构成一晶体管130，如图1所示。
接着，在基底100的该存储区上形成一介电层103与一电容结构150。电容结构150进一步包含多个电容160，且各电容160是通过位于介电层103内的多个接触插塞140以及形成在基底100表面的一金属硅化物层(silicide layer,未绘示)而分别电连接至各晶体管130两侧的该些掺杂区。由此，各电容160可作为一存储节点(storage node,SN)，而与基底100内的各晶体管130共同构成各存储器单元，而组成DRAM阵列。具体来说，各电容160包含依序堆叠的一下电极(bottom electrode)161、一电容介电层163例如包含氧化铪(hafniumoxide,HfO2)等介电常数大于4的介电材料，以及一上电极165，如图1所示。其中，各电容160的上、下电极165、161例如是都可包含钨、钛(titanium,Ti)、氮化钛(titanium nitride,TiN)、钽(tantalum,Ta)、氮化钽(tantalum nitride,TaN)以及铝(aluminum,Al)等导电材料，但不以此为限。需注意的是，本实施例的电容介电层163与上电极165虽都是以共型地覆盖于各下电极161的样态为例，但其具体设置形式并不局限于此，而可视产品需求任意调整。举例来说，在另一实施例中，也可选择使该电容介电层在覆盖各该下电极之余，还进一步填满各下电极之间的空隙，而使后续形成的上电极可整体地覆盖全部的该下电极(未绘示)，但不以此为限。
然后，进行至少一沉积制作工艺，例如是一化学气相沉积(chemical vapordeposition,CVD)制作工艺或是一物理气相沉积(physical vapor deposition,PVD)制作工艺，以在电容结构150上形成一堆叠层结构。其中，该堆叠层结构例如包含依序堆叠于电容结构150上的一半导体层181其例如是包含多晶硅(polysilicon)或硅锗(silicongermanium,SiGe)等半导体材质，一导电层183其例如是包含钨或铜等低阻质的金属材质，以及一绝缘层185其例如包含氧化硅等介电材质，但不以此为限。在本实施例中，半导体层181例如是覆盖在基底100与电容结构150上，直接接触电容结构150，并进一步充填于各电容160之间的空隙，而后续形成的导电层183与绝缘层185，则是共型地位于半导体层181上。其中，该堆叠层结构的各堆叠层(包含半导体层181、导电层183与绝缘层185)不仅覆盖整个电容结构150，其两侧在第二方向D2上还会进一步往该存储区两侧的该周边区延伸，如图1所示。
之后，在该堆叠层结构上形成一掩模层200，并于掩模层200的覆盖下进行一蚀刻制作工艺。其中，掩模层200是完整地覆盖下方的电容结构150，以及一部分的基底100，使得该堆叠层结构往两侧周边区延伸的部分可被暴露于掩模层200之外。其中，掩模层200较佳是对位于电容结构150，而能均匀地覆盖在电容结构150两侧，由此，利用该蚀刻制作工艺即可移除暴露于掩模层200之外的该堆叠层结构，而将该堆叠层结构的各堆叠层图案化为如图2所示的态样。再接着移除掩模层200。也就是说，该蚀刻制作工艺其实是部分移除该堆叠层结构(包含半导体层181、导电层183及绝缘层185)覆盖在基底100上的水平部分，并使该堆叠层结构在电容结构150两侧分别残留均等的两部分。
后续，则可继续形成一介电层190，以及至少一插塞195，使插塞195可进一步电连接至位于该周边区的一主动元件(未绘示)。各插塞195在形成时，较佳是与该堆叠层结构两端剩余的水平部分间隔一定的距离L，如图3所示，以避免插塞195直接接触该堆叠层结构的两端，而发生短路。在本实施例中，该主动元件例如是形成于该周边区的一晶体管、导线或是掺杂区等，也可为产品需求下而设置的任何所需元件。
由此，即完成本实施例的半导体存储装置的制作工艺。需注意的是，本实施例是通过掩模层200的覆盖，搭配该蚀刻制作工艺来进行该堆叠层结构的图案化制作工艺。然而，受限于光刻蚀刻制作工艺的尺寸极限，该堆叠层结构往两侧周边区延伸的部分仅能被尽量移除，但无法完全移除，因而影响后续插塞195的制作工艺宽裕度(process window)。再者，为避免掩模层200的错位而使插塞195与电容结构150之间发生短路，该半导体存储装置的周边区与存储区之间需保留一定大小的空间。也就是说，以28纳米的动态随机存取存储器为例，为避免插塞195与电容结构150之间发生短路，其电容结构150至该周边区的插塞195之间需预留约360纳米的间隔，因而成为该半导体存储装置在高集成度及高密度发展上的阻碍。
本领域者应可轻易了解，本发明的半导体存储装置也可能以其他方式形成而具有其他特征，并不限于前述的步骤与结构。下文将进一步针对本发明半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图4至图6，其绘示本发明第二优选实施例中的半导体存储装置的形成方法。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，本实施例是通过两阶段的蚀刻制作工艺来图案化该堆叠层结构。
具体来说，本实施例同样是先形成一掩模层210，覆盖下方的该堆叠层结构、电容结构150以及一部分的基底100。其中，本实施例的掩模层210可选择在完整地覆盖下方电容结构150的前提下，而略往电容结构150两侧之一偏移。也就是说，掩模层210覆盖在电容结构150两侧基底100上的部分可具有不同的厚度，如图4所示，但并不以此为限。在其他情况下，也可选择形成如第一实施例所示的掩模层200，使其对位于电容结构150而能均匀地覆盖在电容结构150两侧。
然后，在掩模层210的覆盖下，进行一第一蚀刻制作工艺，例如是一湿蚀刻制作工艺，移除自掩模层210暴露出的绝缘层185，并且，进一步移除一部分被掩模层210覆盖的绝缘层185，如图5所示。具体来说，该湿蚀刻制作工艺是利用绝缘层185下方的导电层183作为一蚀刻停止层(etch stop layer)来移除位于该堆叠层结构最顶层的绝缘层185。需注意的是，在进行该湿蚀刻制作工艺时，绝缘层185覆盖在基底100上的水平部分会被完全移除，并进一步移除一部分覆盖在电容结构150侧壁的垂直部分，使得被蚀刻后的绝缘层185在垂直于基底100的投影方向上可呈现一倒U字型，如图5所示。此外，由于掩模层210在电容结构150两侧的侧壁上具有不同的厚度，其下方绝缘层185的蚀刻也受其影响而有不同的蚀刻速率，使得绝缘层185覆盖在电容结构150两侧侧壁的部分被蚀刻的程度不同。举例来说，当电容结构150的左侧覆盖较厚的掩模层210，其下方绝缘层185的蚀刻会因此受到影响，以致其被移除的部分较另一侧少，使得被蚀刻后的绝缘层185两侧(即右侧与左侧)185a与导电层183的水平部分之间形成高度不同的间距g1、g2，如图5及图6所示。然而，在另一实施例中，也可通过进一步控制该湿蚀刻制作工艺的操作条件，使得绝缘层185覆盖在基底100上的水平部分被完全移除，但不会进一步移除覆盖在电容结构150侧壁的垂直部分，其同样可使被蚀刻后的绝缘层185在垂直于基底100的投影方向上呈现一倒U字型，但其两侧185b则刚好接触导电层183水平部分，如图7所示。
而后，在移除掩模层210后，则继续进行一第二蚀刻制作工艺。该第二蚀刻制作工艺是利用前述经蚀刻后的绝缘层185作为一蚀刻掩模，进一步移除暴露于其外的导电层183与半导体层181，而将导电层183与半导体层181图案化为如图6所示的态样。由此，因前述经蚀刻后的绝缘层185仅覆盖在电容结构150的顶面与两侧壁上，经图案化后的导电层183与半导体层181，其两侧的水平部分即可直接与绝缘层185覆盖于电容结构150侧壁的垂直部分切齐，而进一步缩减该堆叠层结构往两侧周边区延伸的部分。后续，则同样是形成介电层190，以及电连接至该周边区的一主动元件(未绘示)的插塞195，完成本实施例的半导体存储装置的制作工艺。
需注意的是，本实施例是进行两阶段的蚀刻制作工艺，先利用第一阶段的蚀刻制作工艺形成在投影方向上呈倒U字型的绝缘层185，再利用呈倒U字型的绝缘层185作为蚀刻掩模进行第二阶段的蚀刻制作工艺。其中，该倒U字型的绝缘层185的两侧185a、185b可选择与导电层183分别间隔不同高度的间距g1、g2，或者是直接接触导电层183。由此，图案化后的导电层183与半导体层181两侧可直接切齐于绝缘层185的垂直部分，而可更有效地移除该堆叠层结构往两侧周边区延伸的部分，使得该堆叠层结构两端剩余的水平部分与插塞195之间的间隔可自距离L提升至L1。再者，由于本实施例的制作工艺可更有效控制该堆叠层结构两端剩余的水平部分往两侧延伸的长度，而能大幅减少插塞195与电容结构150之间发生短路的机会。在此状况下，本实施例的半导体存储装置的周边区与存储区之间的预留空间也可因而降低，举例来说，以28纳米的动态随机存取存储器为例，其电容结构150至该周边区的插塞195之间的间隔可减少至30至50纳米左右，使本实施例的半导体存储装置有利于达到高集成度与高密度的发展目标。
请参照图8至图13，其绘示本发明第三优选实施例中的半导体存储装置的形成方法。本实施例的前段步骤大体上与前述第一或第二优选实施例相同，于此不在赘述。本实施例的制作工艺与前述两优选实施例主要差异在于，本实施例是通过多阶段的蚀刻制作工艺来图案化该堆叠层结构。
具体来说，本实施例的堆叠层结构包含依序堆叠的半导体层181、导电层183、第一绝缘层187以及第二绝缘层189。其中，第一绝缘层187与第二绝缘层189较佳包含相互具蚀刻选择的材质，并且使第二绝缘层189具有较薄的厚度。举例来说，第一绝缘层187例如是包含氮化硅等材质，而第二绝缘层189则包含氧化硅等材质，且第二绝缘层189的厚度例如是第一绝缘层187厚度的二分之一至五分之一，但不以此为限。然而，形成一掩模层220，覆盖下方的该堆叠层结构、电容结构150以及一部分的基底100。其中，本实施例的掩模层220也可选择略往电容结构150两侧之一偏移，使掩模层220覆盖在电容结构150两侧基底100上的部分可具有不同的厚度，如图8所示。
然后，在掩模层220的覆盖下，进行一第一蚀刻制作工艺，例如是一湿蚀刻制作工艺，移除自掩模层220暴露出的第二绝缘层189，并且，进一步移除一部分被掩模层220覆盖的第二绝缘层189，如图9所示。具体来说，该湿蚀刻制作工艺是利用第一绝缘层187作为一蚀刻停止层来移除位于该堆叠层结构最顶层的第二绝缘层189，由此，完全移除第一绝缘层187覆盖在基底100上的水平部分，以及部分移除第二绝缘层189覆盖在电容结构150侧壁的垂直部分，使得被蚀刻后的第二绝缘层189形成如图9所示的倒U字型。并且，第二绝缘层189覆盖在电容结构150侧壁的部分，因受到掩模层220两侧厚度不一的影响，使得被蚀刻后的第二绝缘层189两侧189a与第一绝缘层187的水平部分之间，同样可形成高度不同的间距g1、g2，如图9及图10所示。
在移除掩模层220后，则继续进行一第二蚀刻制作工艺，部分移除第一绝缘层187在该基底上的水平部分。具体来说，该第二蚀刻制作工艺是利用前述经蚀刻后的第二绝缘层189作为一蚀刻掩模，并以导电层183作为蚀刻停止层，而将第一绝缘层187图案化为如图10所示态样。其中，蚀刻后的第一绝缘层187仅有少部分的水平部分仍残留，该残留的水平部分直接接触下方的导电层183，并呈现一肩部状，如图10所示。
接着，如图11所示，完全移除第二绝缘层189，再继续进行一第三蚀刻制作工艺。也就是说，该第三蚀刻制作工艺是利用经蚀刻后的第一绝缘层187作为一蚀刻掩模，进一步移除暴露在第一绝缘层187外的导电层183与半导体层181，而将导电层183与半导体层181图案化为如图12所示的态样。由此，经图案化后的导电层183与半导体层181，其两侧同样可与第一绝缘层187覆盖在电容结构150侧壁的垂直部分切齐，而大幅减少该堆叠层结构往两侧周边区延伸的部分。后续，则同样是形成介电层190，以及电连接至该周边区的一主动元件(未绘示)的插塞195，完成本实施例的半导体存储装置的制作工艺。
需注意的是，本实施例是进行多阶段的蚀刻制作工艺，先利用第一阶段的蚀刻制作工艺形成在投影方向上呈倒U字型的第二绝缘层189，再进行后续的蚀刻制作工艺，将第二绝缘层189的图案依序转移至下方的第一绝缘层187、导电层183与半导体层181中。由此，随着各阶段蚀刻制作工艺的进行，该堆叠层结构往两侧周边区延伸的部分可被逐次缩减，而提升后续插塞的制作工艺宽裕度，进而使得该堆叠层结构两端剩余的水平部分与插塞195之间的间隔可进一步提升至L2。因此，本实施例的半导体存储装置同样有利于达到高集成度与高密度的发展目标。此外，本实施例虽是以进行三阶段的蚀刻制作工艺为例，但其具体操作的蚀刻次数或阶段并不局限于此，而可视产品需求任意调整。举例来说，在另一实施例中，也可选择进行三次以上的蚀刻阶段，使得该堆叠层结构往两侧周边区延伸的部分可更进一步的被缩减，而提升后续插塞的制作工艺宽裕度。
请参照图14，其绘示本发明第四优选实施例中的半导体存储装置的形成方法。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，本实施例是通过仅覆盖在电容结构150顶面的掩模层230图案化该堆叠层结构。
具体来说，本实施例同样是先形成一掩模层230，仅覆盖下方的该堆叠层结构与电容结构150，并使绝缘层185的垂直部分自掩模层230暴露出来。然后，在掩模层230的覆盖下，进行一蚀刻制作工艺，移除自掩模层210暴露出的绝缘层185。该蚀刻制作工艺是直接利用导电层183覆盖在电容结构150侧壁的垂直部分作为一蚀刻停止层，来部分移除绝缘层185，使得经该蚀刻后的绝缘层两侧185c可直接与导电层183的该垂直部分切齐，如图14所示。
后续，则可在移除掩模层230后，再以经该蚀刻后的绝缘层185作为蚀刻掩模另进行一蚀刻制作工艺，进一步图案化导电层183与半导体层181。由此，可完全移除导电层183的水平部分，并进一步缩减该堆叠层结构往两侧周边区延伸的部分。之后，则同样是形成整体覆盖的一介电层(未绘示)，以及在该介电层内形成电连接至该周边区的一主动元件(未绘示)的插塞(未绘示)等，完成本实施例的半导体存储装置的制作工艺。需注意的是，本实施例是在制作工艺减化的前提下，直接通过形成仅覆盖电容结构150顶面的掩模层230，图案化该堆叠层结构，使得该堆叠层结构往两侧周边区延伸的部分可进一步被缩减，而提升后续插塞的制作工艺宽裕度。
整体而言，本发明的制作工艺是利用多阶段的蚀刻制作工艺，并配合湿蚀刻的进行，阶段性的移除堆叠层结构覆盖在基底上并往两侧周边区延伸的水平部分。由此，使得该堆叠层结构的该水平部分能尽量被移除，而避免残留的该水平部分影响周边区内插塞的形成，而发生短路的缺陷。本发明的制作工艺可提升该周边区内插塞的制作工艺宽裕度，同时提升所形成的半导体存储装置的元件可靠性。因此，在利用本发明制作工艺的前提下，可有效缩减一般半导体存储装置的周边区与存储区之间的预留间隔，而有利于满足现今提高集成度与密度的发展目标。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种半导体存储装置，其特征在于包含：
一个基底；
多个栅极，设置在该基底内；
多个插塞，设置在该基底上，该些插塞分别电连接该些栅极两侧的该基底；
一个电容结构，设置在该基底上，该电容结构包含多个电容，各该电容分别电连接该些插塞；以及
一个堆叠层结构，覆盖在该电容结构上，该堆叠层结构包含依序堆叠的一个半导体层、一个导电层与一个绝缘层，其中该绝缘层的两侧与该导电层覆盖在该基底的部分在一垂直方向上具有第一间距及第二间距，该第一间距及该第二间距的长度不同，并且该绝缘层在该垂直方向上的侧壁切齐该导电层以及该半导体层覆盖在该基底的该部分的侧壁。
2.依据权利要求1所述的半导体存储装置，其特征在于，该绝缘层仅覆盖该电容结构的顶面与侧壁。
3.依据权利要求1所述的半导体存储装置，其特征在于，该绝缘层包含氮化物或氧化物。
4.一种半导体存储装置的形成方法，其特征在于包含：
提供一基底；
在该基底上形成一个电容结构，该电容结构包含多个电容；
在该电容结构上形成一堆叠层结构，覆盖该电容结构以及一部分的该基底，该堆叠层结构包含一绝缘层以及依序堆叠于该绝缘层下方的一导电层与一半导体层，该半导体层直接接触该些电容并填入各该电容之间的空隙；
形成一掩模层，覆盖该堆叠层结构与该电容结构；
通过该掩模层进行第一蚀刻制作工艺，仅部分移除该绝缘层；以及
在该掩模层移除后，通过该蚀刻后的绝缘层进行一第二蚀刻制作工艺，进一步移除该堆叠层结构。
5.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，该第一蚀刻制作工艺中，完全移除暴露于该掩模层外的该绝缘层，以及部分移除覆盖在该掩模层下的该绝缘层。
6.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，该第二蚀刻制作工艺是移除一部分的该导电层与该半导体层，暴露该电容结构两侧的该基底。
7.依据权利要求6所述的半导体存储装置的形成方法，其特征在于，该第一蚀刻制作工艺后，该蚀刻后的绝缘层与该导电层之间形成一间距。
8.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，该掩模层仅覆盖该电容结构的上表面。
9.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，该掩模层覆盖在该电容结构两侧的部分，具有不同的厚度。
10.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，该堆叠层结构还包含设置在该绝缘层与该导电层之间的另一绝缘层，且该第二蚀刻制作工艺是移除一部分的该另一绝缘层。
11.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，还包含：
在该第二蚀刻制作工艺后，完全移除该蚀刻后的绝缘层；以及
通过该另一绝缘层进行一第三蚀刻制作工艺，移除一部分的该导电层与该半导体层，暴露该电容结构两侧的该基底。
12.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该另一绝缘层两侧的水平部分覆盖在该基底上而分别具有一肩部。
13.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该另一绝缘层与该绝缘层包含不同的材质。
14.依据权利要求4所述的半导体存储装置的形成方法，其特征在于，还包含：
在该基底内形成多个栅极；以及
在该基底上形成多个第一插塞，该些插塞分别电连接该些栅极两侧的该基底以及各该电容，其中各该电容包含一个下电极、一个电容介电层以及一个上电极，各该下电极分别接触该些插塞。
15.依据权利要求14所述的半导体存储装置的形成方法，其特征在于，该基底包含一周边区与一存储区，且该电容结构、该堆叠层结构与该些栅极位于该存储区内，该形成方法还包含：
在该基底的该周边区内形成至少一主动元件；以及
在该基底上形成另一插塞，电连接该主动元件，其中该另一插塞不接触该电容结构及该堆叠层结构。
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