CN110718549A - 动态随机存取存储器及其制造、写入与读取方法 - Google Patents
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Abstract
本发明提供一种动态随机存取存储器及其制造、写入与读取方法，其中上述动态随机存取存储器包括基底、位线、侧壁结构与内连线结构。位线设置于基底上。侧壁结构设置于位线的侧壁上。侧壁结构包括第一绝缘层、第二绝缘层与屏蔽导体层。第一绝缘层设置于位线的侧壁上。第二绝缘层设置于第一绝缘层上。屏蔽导体层设置于第一绝缘层与第二绝缘层之间。内连线结构电性连接于屏蔽导体层。上述动态随机存取存储器及其制造、写入与读取方法可有效地降低位线的寄生电容。
Description
技术领域
本发明涉及一种存储器及其制造、写入与读取方法，尤其涉及一种动态随机存取存储器及其制造、写入与读取方法。
背景技术
随着动态随机存取存储器设计的尺寸不断缩小，半导体装置不断的往高积集度发展，动态随机存取存储器的效能会受到位线的寄生电容的影响。因此，如何有效地降低位线的寄生电容成为本领域重要的研究课题。
发明内容
本发明提供一种动态随机存取存储器及其制造、写入与读取方法，其可有效地降低位线的寄生电容。
本发明提出一种动态随机存取存储器，包括基底、位线、侧壁结构与内连线结构。位线设置于基底上。侧壁结构设置于位线的侧壁上。侧壁结构包括第一绝缘层、第二绝缘层与屏蔽导体层。第一绝缘层设置于位线的侧壁上。第二绝缘层设置于第一绝缘层上。屏蔽导体层设置于第一绝缘层与第二绝缘层之间。内连线结构电性连接于屏蔽导体层。
本发明提出一种动态随机存取存储器的制造方法，包括以下步骤。于基底上形成位线。于位线的侧壁上形成侧壁结构。侧壁结构包括第一绝缘层、第二绝缘层与屏蔽导体层。第一绝缘层设置于位线的侧壁上。第二绝缘层设置于第一绝缘层上。屏蔽导体层设置于第一绝缘层与第二绝缘层之间。形成电性连接于屏蔽导体层的内连线结构。
本发明提出一种动态随机存取存储器的写入方法。第一逻辑电平的写入方法包括以下步骤。对屏蔽导体层施加第一屏蔽电压。对位线施加位线高电平电压。第一屏蔽电压大于或等于位线高电平电压。对字线施加第一字线操作电压。第二逻辑电平的写入方法包括以下步骤。对屏蔽导体层施加第二屏蔽电压。对位线施加位线低电平电压。第二屏蔽电压小于或等于位线低电平电压。对字线施加第二字线操作电压。
本发明提出一种动态随机存取存储器的读取方法，包括以下步骤。在进行读取之前，对位线施加等化电压，且对屏蔽导体层施加屏蔽电压，其中等化电压与屏蔽电压分别小于位线高电平电压且大于位线低电平电压。位线高电平电压为存储第一逻辑电平时施加于位线的电压。位线低电平电压为存储第二逻辑电平时施加于位线的电压。对字线施加字线操作电压，以对动态随机存取存储器进行读取。
基于上述，在本发明所提出的动态随机存取存储器及其制造、写入与读取方法中，可通过屏蔽导体层降低位线的寄生电容，进而可减少电阻电容延迟(RC-delay)的情况，而可具有足够的感测裕度(sensing margin)。藉此，动态随机存取存储器可具有较高的可靠度，且有利于应用在低功率的动态随机存取存储器结构中。此外，本发明所提出的动态随机存取存储器的制造方法可轻易地与现有制程进行整合。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1J为本发明一实施例的动态随机存取存储器的制造流程剖面图。
图2A至图2J为沿着图1A至图1J中的A-A’剖面线的剖面图。
图3A至图3J为沿着图1A至图1J中的B-B’剖面线的剖面图。
图4A至图4J为沿着图1A至图1J中的C-C’剖面线的剖面图。
图5A至图5J为沿着图1A至图1J中的D-D’剖面线的剖面图。
图6为本发明一实施例的动态随机存取存储器10的第一逻辑电平的写入操作流程图。
图7为本发明一实施例的动态随机存取存储器10的第二逻辑电平的写入操作流程图。
图8为本发明一实施例的动态随机存取存储器10的读取操作流程图。
附图标记说明
10：动态随机存取存储器
100：基底
102a、102b：隔离结构
104、106：掺杂区
108、126、162：介电层
110、132、144、148：开口
112、114、134：导体层
116、140：硬罩幕层
118、128：顶盖层
120：绝缘材料层
120a、124a：绝缘层
122：屏蔽导体材料层
122a：屏蔽导体层
124：绝缘材料层
130、142、146：图案化光阻层
134a、154、158：接触窗
136：侧壁结构
138：间隙壁
150、152：内连线结构
156、160：导线
164：电容结构
AA：主动区
BL：位线
D1、D2、D3、D4：方向
S100、S102、S104、S200、S202、S204、S300、S302：步骤
WL：字线
具体实施方式
图1A至图1J为本发明一实施例的动态随机存取存储器的制造流程剖面图。图2A至图2J为沿着图1A至图1J中的A-A’剖面线的剖面图。图3A至图3J为沿着图1A至图1J中的B-B’剖面线的剖面图。图4A至图4J为沿着图1A至图1J中的C-C’剖面线的剖面图。图5A至图5J为沿着图1A至图1J中的D-D’剖面线的剖面图。在图1A至图1J的上视图中，为了清楚说明各构件之间的关系，省略图2A至图5J的剖面图中的部分构件，且仅示出侧壁结构的部分轮廓。
请参照图1A、图2A、图3A、图4A与图5A，可在基底100中形成多个隔离结构(如隔离结构102a与隔离结构102b)，而定义出多个主动区AA。基底100例如是硅基底。隔离结构102a与隔离结构102b的材料例如是氧化硅。隔离结构102a与隔离结构102b例如是通过浅沟渠隔离结构制程所制作而成。
在此实施例中，位于隔离结构102b的两侧的主动区AA的上视图案可具有不同的延伸方向，但本发明并不以此为限。举例来说，位于隔离结构102b的一侧的主动区AA的上视图案可在正斜率的方向D1上延伸，且位于隔离结构102b的另一侧的主动区AA的上视图案可在负斜率的方向D2上延伸。在另一实施例中，位于隔离结构102b的两侧的主动区AA的上视图案也可具有相同的延伸方向。
接着，可形成字线WL。字线WL例如是形成在基底100中的埋入式字线，但本发明并不以此为限。字线WL可沿着方向D3延伸。此外，字线WL可通过介电层(未示出)与基底100电性绝缘。字线WL的材料例如是钨、铝、铜或其组合。
然后，在主动区AA中，于字线WL的一侧与另一侧的基底100中分别形成掺杂区104与掺杂区106。掺杂区104与掺杂区106的形成方法例如是离子植入法。
接下来，于基底100上形成介电层108。介电层108的材料例如是氧化硅。介电层108的形成方法例如是化学气相沉积法。
之后，在介电层108中形成暴露出掺杂区104的开口110。开口110的形成方法例如是对介电层108进行微影制程与蚀刻制程。
请参照图1B、图2B、图3B、图4B与图5B，在基底100上形成位线BL，如位线BL可形成在介电层108上。位线BL可沿着方向D4延伸，而使得字线WL与位线BL可彼此相交。此外，字线WL与位线BL可通过介电材料(如，介电层108)而彼此电性绝缘。位线BL可为单层结构或多层结构。在此实施例中，位线BL是以多层结构为例来进行说明。位线BL可包括导体层112与导体层114。导体层112例如是掺杂多晶硅层。导体层114例如是钨/氮化钛/钛(W/TiN/Ti)的组合层。
位线BL电性连接于掺杂区104。举例来说，部分位线BL可填入开口110中，而电性连接于掺杂区104。也即，填入开口110中的位线BL可以作为接触窗，但本发明并不以此为限。在其他实施例中，也可另外形成用以电性连接位线BL与掺杂区104的接触窗。此外，可于位线BL上依序形成硬罩幕层116与顶盖层118。硬罩幕层116的材料例如是氮化硅。顶盖层118的材料例如是氧化硅。
举例来说，导体层112、导体层114、硬罩幕层116与顶盖层118的形成方法可包括以下步骤。在介电层108上依序形成第一导体材料层(未示出)、第二导体材料层(未示出)、硬罩幕材料层(未示出)与顶盖材料层(未示出)。接着，对顶盖材料层、硬罩幕材料层、第二导体材料层与第一导体材料层进行微影与蚀刻制程。
以下，在图1C至图1J中，除了需要进行说明的构件之外，省略被其他膜层所覆盖的构件。
请参照图1C、图2C、图3C、图4C与图5C，可依序于位线BL上共形地形成绝缘材料层120与屏蔽导体材料层122。绝缘材料层120的材料例如是氮化硅。绝缘材料层120的形成方法例如是化学气相沉积法。屏蔽导体材料层122的材料例如是金属或掺杂多晶硅。在此实施例中，屏蔽导体材料层122的材料是以氮化钛为例来进行说明。屏蔽导体材料层122的形成方法例如是化学气相沉积法或物理气相沉积法。
请参照图1D、图2D、图3D、图4D与图5D，对屏蔽导体材料层122与绝缘材料层120进行回蚀刻制程，而分别形成屏蔽导体层122a与绝缘层120a。此外，在上述回蚀刻制程中，可同时移除部分或全部顶盖层118。回蚀刻制程例如是干式蚀刻制程。
接着，可在位线BL上共形地形成覆盖屏蔽导体层122a与绝缘层120a的绝缘材料层124。绝缘材料层124的材料例如是氮化硅。绝缘材料层124的形成方法例如是化学气相沉积法。
然后，可在位线BL两侧的绝缘材料层124上形成介电层126。介电层126的材料例如是氧化硅。在一实施例中，介电层126的形成方法可包括以下步骤。首先，可通过旋转涂布法形成覆盖绝缘材料层124的介电材料层(未示出)，且可对介电材料层进行回火制程。接着，可利用位于位线BL上方的绝缘材料层124作为研磨终止层，对介电材料层进行化学机械研磨制程。
接下来，可形成覆盖绝缘材料层124与介电层126的顶盖层128。顶盖层128的材料例如是氧化硅。顶盖层128的形成方法例如是化学气相沉积法。
请参照图1E、图2E、图3E、图4E与图5E，在顶盖层128上形成图案化光阻层130。图案化光阻层130可暴露出位于掺杂区106上方的部分顶盖层128。图案化光阻层130例如是通过进行微影制程而形成。
接着，可移除图案化光阻层130所暴露出的顶盖层128、介电层126、绝缘材料层124与介电层108，而形成暴露出掺杂区106的开口132。此外，在形成开口132的过程中，可能会移除部分掺杂区106。
请参照图1F、图2F、图3F、图4F与图5F，移除图案化光阻层130。接着，在开口132中形成导体层134。导体层134的材料例如是掺杂多晶硅或金属。在此实施例中，导体层134的材料是以掺杂多晶硅为例来进行说明。导体层134的形成方法例如是先形成填满开口132的导体材料层(未示出)，再通过化学机械研磨制程移除开口132以外的导体材料层。此外，在移除部分导体材料层的制程中，可同时移除部分绝缘材料层124而形成绝缘层124a，且可同时移除顶盖层128、部分介电层126、顶盖层118、部分屏蔽导体层122a与部分绝缘层120a。此外，在移除部分导体材料层的制程中，可能会移除部分硬罩幕层116。
藉此，在位线BL的侧壁上形成侧壁结构136。侧壁结构136包括绝缘层120a、绝缘层124a与屏蔽导体层122a。绝缘层120a设置于位线BL的侧壁上。绝缘层124a设置于绝缘层120a上。屏蔽导体层122a设置于绝缘层120a与绝缘层124a之间。在此实施例中，虽然侧壁结构136是以上述方法形成，但本发明并不以此为限。
请参照图1G、图2G、图3G、图4G与图5G，可对导体层134进行回蚀刻制程，以移除部分导体层134。回蚀刻制程例如是干式蚀刻制程。
接着，可在导体层134上形成间隙壁138。间隙壁138的材料例如是氮化硅。间隙壁138的形成方法例如是先于导体层134上共形地形成间隙壁层(未示出)，再对间隙壁层进行回蚀刻制程。间隙壁层的形成方法例如是化学气相沉积法。回蚀刻制程例如是干式蚀刻制程。然后，可利用间隙壁138作为罩幕，移除未被间隙壁138所覆盖的导体层134，而形成接触窗134a。部分导体层134的移除方法例如是干式蚀刻法。
请参照图1H、图2H、图3H、图4H与图5H，可在侧壁结构136、硬罩幕层116与接触窗134a上依序形成硬罩幕层140与图案化光阻层142。图案化光阻层142例如是通过进行微影制程而形成。硬罩幕层140的材料例如是氮化硅。硬罩幕层140的形成方法例如是化学气相沉积法。
接着，可利用图案化光阻层142作为罩幕，移除位于位线BL的未端位置的部分硬罩幕层140，而形成暴露出遮蔽导体层122a的开口144。在移除部分硬罩幕层140的制程中，可同时移除部分硬罩幕层116与部分侧壁结构136。部分硬罩幕层140的移除方法例如是干式蚀刻法。
请参照图1I、图2I、图3I、图4I与图5I，移除图案化光阻层142。接着，可于侧壁结构136、硬罩幕层116与接触窗134a上形成图案化光阻层146，且图案化光阻层146填入开口144中。图案化光阻层146例如是通过进行微影制程而形成。
接着，可利用图案化光阻层146作为罩幕，移除位于位线BL的另一未端位置的部分硬罩幕层140，而形成开口148。部分硬罩幕层140的移除方法例如是干式蚀刻法。开口148与开口144可沿着方向D3交错排列。然后，可利用图案化光阻层146作为罩幕，移除部分硬罩幕层116，而使得开口148暴露出位线BL。部分硬罩幕层116的移除方法例如是干式蚀刻法。
请参照图1J、图2J、图3J、图4J与图5J，移除图案化光阻层146。接着，可形成电性连接于屏蔽导体层122a的内连线结构150，且可形成电性连接于位线BL的内连线结构152。内连线结构150与位线BL可通过介电材料(如，硬罩幕层116)而彼此电性绝缘。内连线结构150的形成方法例如是在位线BL的末端位置，进行金属内连线制程。内连线结构152的形成方法例如是在位线BL的另一末端位置，进行金属内连线制程。
内连线结构150可包括接触窗154与导线156。接触窗154设置于开口144中，且导线156设置于接触窗154上。内连线结构152可包括接触窗158与导线160。接触窗158设置于开口148中，且导线160设置于接触窗158上。接触窗154与接触窗158可沿着方向D3交错排列。接触窗154与接触窗158可分别位于同一条位线BL的一末端与另一末端。导线156与导线160可分别沿着方向D3与方向D4延伸。接触窗154与接触窗158例如是钨/氮化钛(W/TiN)的组合层。导线156与导线160例如是钨/氮化钨(W/WN)的组合层。
然后，可在硬罩幕层140上形成覆盖内连线结构152的介电层162。介电层162的材料例如是氧化硅。介电层162的形成方法例如是化学气相沉积法。
接下来，可于介电层162中形成电性连接于掺杂区106的电容结构164。电容结构164可通过接触窗134a而电性连接于掺杂区106。在形成电容结构164的制程中，会移除部分硬罩幕层140与间隙壁138。在此实施例中，电容结构164仅为示意性的示出，本发明并不以此为限。所属技术领域技术人员可依据实际需求对电容结构164进行设计与调整。举例来说，电容结构164可为U形，且电容结构164可通过连接垫(landing pad)电性连接至接触窗134a。
以下，通过图1B、图1J、图2J、图3J、图4J与图5J来说明上述实施例的动态随机存取存储器10。
请参照图1B、图1J、图2H、图3H、图4H与图5H，动态随机存取存储器10包括基底100、位线BL、侧壁结构136与内连线结构150，且更可包括多个隔离结构(如隔离结构102a与隔离结构102b)、字线WL、掺杂区104、掺杂区106、电容结构164与内连线结构152中的至少一者。位线BL设置于基底100上。侧壁结构136设置于位线BL的侧壁上。侧壁结构136包括绝缘层120a、绝缘层124a与屏蔽导体层122a。屏蔽导体层122a的材料例如是金属或掺杂多晶硅。绝缘层120a设置于位线BL的侧壁上。绝缘层124a设置于绝缘层120a上。屏蔽导体层122a设置于绝缘层120a与绝缘层124a之间。内连线结构150电性连接于屏蔽导体层122a。内连线结构150与屏蔽导体层122a可在位线BL的末端位置进行电性连接。内连线结构150与位线BL可彼此电性绝缘。隔离结构102a与隔离结构102b设置于基底100中，而定义出多个主动区AA。字线WL与位线BL可彼此相交且彼此电性绝缘。掺杂区104与掺杂区106分别位于字线WL的一侧与另一侧的基底100中。位线BL电性连接于掺杂区104。电容结构164可通过接触窗134a而电性连接于掺杂区106。
此外，动态随机存取存储器10中各构件的材料、形成方法与功效等，已于上述实施例中进行说明，于此不再重复说明。
基于上述实施例可知，动态随机存取存储器10可通过屏蔽导体层122a降低位线BL的寄生电容，进而可减少电阻电容延迟(RC-delay)的情况，而可具有足够的感测裕度(sensing margin)。藉此，动态随机存取存储器10可具有较高的可靠度，且有利于应用在低功率的动态随机存取存储器结构中。此外，本发明所提出的动态随机存取存储器10的制造方法可轻易地与现有制程进行整合。
图6为本发明一实施例的动态随机存取存储器10的第一逻辑电平的写入操作流程图。在此实施例中，第一逻辑电平是以逻辑1为例来进行说明。
请参照图6，进行步骤S100，对屏蔽导体层122a施加屏蔽电压(VS)。进行步骤S102，对位线BL施加位线高电平电压(VBLH)。屏蔽电压(VS)大于或等于位线高电平电压(VBLH)。进行步骤S104，对字线WL施加字线操作电压(VWL)。
图7为本发明一实施例的动态随机存取存储器10的第二逻辑电平的写入操作流程图。在此实施例中，第二逻辑电平是以逻辑0为例来进行说明。
请参照图7，进行步骤S200，对屏蔽导体层122a施加屏蔽电压(VS)。进行步骤S202，对位线BL施加位线低电平电压(VBLL)。屏蔽电压(VS)小于或等于位线低电平电压(VBLL)。进行步骤S204，对字线WL施加字线操作电压(VWL)。
图8为本发明一实施例的动态随机存取存储器10的读取操作流程图。在此实施例中，第一逻辑电平是以逻辑1为例来进行说明，且第二逻辑电平是以逻辑0为例来进行说明。
请参照图8，进行步骤S300，在进行读取之前，对位线BL施加等化电压(VBLEQ)，且对屏蔽导体层122a施加屏蔽电压(VS)，其中等化电压(VBLEQ)与屏蔽电压(VS)分别小于位线高电平电压(VBLH)且大于位线低电平电压(VBLL)。等化电压(VBLEQ)与屏蔽电压(VS)可为相同或不同的电压。位线高电平电压(VBLH)为存储第一逻辑电平时施加于位线BL的电压。位线低电平电压(VBLL)为存储第二逻辑电平时施加于位线BL的电压。等化电压(VBLEQ)例如是位线高电平电压(VBLH)与位线低电平电压(VBLL)的和的一半。屏蔽电压(VS)例如是位线高电平电压(VBLH)与位线低电平电压(VBLL)的和的一半。进行步骤S302，对字线WL施加字线操作电压(VWL)，以对动态随机存取存储器10进行读取。此外，在对位线BL施加等化电压(VBLEQ)之后，可经过一段等待时间，再对字线WL施加字线操作电压(VWL)。
[实例]
在下表1中，记载本发明一实例的动态随机存取存储器10的写入操作与读取操作的电压，但本发明并不以此为限。
表1
| 写入逻辑1 | 写入逻辑0 | 读取 | |
| 字线电压 | 2.6V | 2.6V | 2.6V |
| 位线电压 | 1V | 0V | 0.5V |
| 屏蔽电压 | 1V | 0V | 0.5V |
综上所述，在上述实施例的动态随机存取存储器及其制造、写入与读取方法中，可通过屏蔽导体层降低位线的寄生电容，进而可减少电阻电容延迟的情况，而可具有足够的感测裕度。藉此，动态随机存取存储器可具有较高的可靠度，且有利于应用在低功率的动态随机存取存储器结构中。此外，上述实施例的动态随机存取存储器的制造方法可轻易地与现有制程进行整合。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (20)
1.一种动态随机存取存储器，其特征在于，包括：
基底；
位线，设置于所述基底上；
侧壁结构，设置于所述位线的侧壁上，且包括：
第一绝缘层，设置于所述位线的侧壁上；
第二绝缘层，设置于所述第一绝缘层上；以及
屏蔽导体层，设置于所述第一绝缘层与所述第二绝缘层之间；以及
内连线结构，电性连接于所述屏蔽导体层。
2.根据权利要求1所述的动态随机存取存储器，其特征在于，所述屏蔽导体层的材料包括金属或掺杂多晶硅。
3.根据权利要求1所述的动态随机存取存储器，其特征在于，所述内连线结构与所述位线彼此电性绝缘。
4.根据权利要求1所述的动态随机存取存储器，其特征在于，所述内连线结构与所述屏蔽导体层在所述位线的末端位置进行电性连接。
5.根据权利要求1所述的动态随机存取存储器，其特征在于，还包括多个隔离结构，其中所述多个隔离结构设置于所述基底中，而定义出多个主动区。
6.根据权利要求1所述的动态随机存取存储器，其特征在于，还包括字线，其中所述字线与所述位线彼此相交且彼此电性绝缘。
7.根据权利要求6所述的动态随机存取存储器，其特征在于，还包括第一掺杂区与第二掺杂区，其中所述第一掺杂区与所述第二掺杂区分别位于所述字线的一侧与另一侧的所述基底中，其中所述位线电性连接于所述第一掺杂区。
8.根据权利要求7所述的动态随机存取存储器，其特征在于，还包括电容结构，其中所述电容结构电性连接于所述第二掺杂区。
9.一种动态随机存取存储器的制造方法，其特征在于，包括：
在基底上形成位线；
在所述位线的侧壁上形成侧壁结构，其中所述侧壁结构包括：
第一绝缘层，设置于所述位线的侧壁上；
第二绝缘层，设置于所述第一绝缘层上；以及
屏蔽导体层，设置于所述第一绝缘层与所述第二绝缘层之间；以及
形成电性连接于所述屏蔽导体层的内连线结构。
10.根据权利要求9所述的动态随机存取存储器的制造方法，其特征在于，所述侧壁结构的形成方法包括：
依序于所述位线上共形地形成第一绝缘材料层与屏蔽导体材料层；
对所述屏蔽导体材料层与所述第一绝缘材料层进行回蚀刻制程，而分别形成所述屏蔽导体层与所述第一绝缘层；
在所述位线上共形地形成覆盖所述屏蔽导体层与所述第一绝缘层的第二绝缘材料层；以及
移除部分所述第二绝缘材料层，而形成所述第二绝缘层。
11.根据权利要求9所述的动态随机存取存储器的制造方法，其特征在于，所述内连线结构的形成方法包括在所述位线的末端位置，进行金属内连线制程。
12.根据权利要求9所述的动态随机存取存储器的制造方法，其特征在于，还包括于所述基底中形成多个隔离结构，而定义出多个主动区。
13.根据权利要求9所述的动态随机存取存储器的制造方法，其特征在于，还包括形成字线，其中所述字线与所述位线彼此相交且彼此电性绝缘。
14.根据权利要求13所述的动态随机存取存储器的制造方法，其特征在于，还包括于所述字线的一侧与另一侧的所述基底中分别形成第一掺杂区与第二掺杂区，其中所述位线电性连接于所述第一掺杂区。
15.根据权利要求14所述的动态随机存取存储器的制造方法，其特征在于，还包括形成电性连接于所述第二掺杂区的电容结构。
16.一种根据权利要求6所述的动态随机存取存储器的写入方法，其特征在于，
第一逻辑电平的写入方法，包括：
对所述屏蔽导体层施加第一屏蔽电压；
对所述位线施加位线高电平电压，其中所述第一屏蔽电压大于或等于所述位线高电平电压；以及
对所述字线施加第一字线操作电压，且
第二逻辑电平的写入方法，包括：
对所述屏蔽导体层施加第二屏蔽电压；
对所述位线施加位线低电平电压，其中所述第二屏蔽电压小于或等于所述位线低电平电压；以及
对所述字线施加第二字线操作电压。
17.一种根据权利要求6所述的动态随机存取存储器的读取方法，其特征在于，包括：
在进行读取之前，对所述位线施加等化电压，且对所述屏蔽导体层施加屏蔽电压，其中所述等化电压与所述屏蔽电压分别小于位线高电平电压且大于位线低电平电压，所述位线高电平电压为存储第一逻辑电平时施加于所述位线的电压，且所述位线低电平电压为存储第二逻辑电平时施加于所述位线的电压；以及
对所述字线施加字线操作电压，以对所述动态随机存取存储器进行读取。
18.根据权利要求17所述的动态随机存取存储器的读取方法，其特征在于，在对所述位线施加所述等化电压之后，经过一段等待时间，再对所述字线施加所述字线操作电压。
19.根据权利要求17所述的动态随机存取存储器的读取方法，其特征在于，所述等化电压为所述位线高电平电压与所述位线低电平电压的和的一半。
20.根据权利要求17所述的动态随机存取存储器的读取方法，其特征在于，所述屏蔽电压为所述位线高电平电压与所述位线低电平电压的和的一半。
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