JPH0422169A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0422169A JPH0422169A JP2127524A JP12752490A JPH0422169A JP H0422169 A JPH0422169 A JP H0422169A JP 2127524 A JP2127524 A JP 2127524A JP 12752490 A JP12752490 A JP 12752490A JP H0422169 A JPH0422169 A JP H0422169A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の概要]
半導体記憶装置特にDRAMのセンスアンフ゛部分の構
成に関し、 センスアンプ近傍のビット線間寄生容量を低減する有効
、&f1実な手段を提供し、隣接ビット線間の相互干渉
問題を低減することを目的とし、センスアンプとメモリ
セルアレー内のビット線とを接続するビット線通長部分
の配線に、絶縁層を介して、該配線間の寄生結合容量を
減少する導電層板を被着するよう構成する。
成に関し、 センスアンプ近傍のビット線間寄生容量を低減する有効
、&f1実な手段を提供し、隣接ビット線間の相互干渉
問題を低減することを目的とし、センスアンプとメモリ
セルアレー内のビット線とを接続するビット線通長部分
の配線に、絶縁層を介して、該配線間の寄生結合容量を
減少する導電層板を被着するよう構成する。
〔産業上の利用分野]
本発明は、半導体記憶装置特にllRAMのセンスアン
7部分の構成に関する。
7部分の構成に関する。
近年DRA?Iの高集積化か進んで配線間が密になって
さている。このため、これまで無視できていた配線間の
寄生結合容量による誤動作が問題になりつつある。ビッ
ト線どうしの結合により、あるビット綿に生じたメモリ
セル出力信号が、隣のビット線に影響をもつことが広く
知られており、これLこ対しては、次のよっな対策が知
られているう■ピント線のツイスト配線を行い、結合容
量を介した雑音信号をキャンセルする。この考えは電話
線のいわゆるツィステッド・ペア配線と同しことで、こ
れをICの配線パターン上で行ったと考えれば良い。
さている。このため、これまで無視できていた配線間の
寄生結合容量による誤動作が問題になりつつある。ビッ
ト線どうしの結合により、あるビット綿に生じたメモリ
セル出力信号が、隣のビット線に影響をもつことが広く
知られており、これLこ対しては、次のよっな対策が知
られているう■ピント線のツイスト配線を行い、結合容
量を介した雑音信号をキャンセルする。この考えは電話
線のいわゆるツィステッド・ペア配線と同しことで、こ
れをICの配線パターン上で行ったと考えれば良い。
■もともとビット線間に寄生結合容量の発生しにくい構
造を採用する。たとえはピント線をアルミ配線で形成す
るのではなく、配線層を非常に薄くできる高融点金属を
用いる。アルミの場合、製造工程的にはスパッタが用い
られるが、スパッタではあまり薄い層を断線なく被着す
ることができない。高融点金属たとえばタングステンは
気相成長法(CVD法)で被着でき、厚さも薄くできる
ので、隣接配線間の寄生容量も生じにくい2即ち厚さを
薄くすればコンデンサの対向電極面積を小にしたことに
相当し、コンデンサ容量が小さくなる。
造を採用する。たとえはピント線をアルミ配線で形成す
るのではなく、配線層を非常に薄くできる高融点金属を
用いる。アルミの場合、製造工程的にはスパッタが用い
られるが、スパッタではあまり薄い層を断線なく被着す
ることができない。高融点金属たとえばタングステンは
気相成長法(CVD法)で被着でき、厚さも薄くできる
ので、隣接配線間の寄生容量も生じにくい2即ち厚さを
薄くすればコンデンサの対向電極面積を小にしたことに
相当し、コンデンサ容量が小さくなる。
■スタックドキャパシタ型セルにおいて、ビット線の配
線を形成したのち配線の隙間をぬってトランジスタとキ
ャパシタを繋く接続部分をもち、キャパシタをビット線
の上に形成する、というセル構造にする。これによって
、ビット線の上に層間絶縁膜を介してセルプレート電極
が面状に形成されるので、当該電極面がシールド板の役
目をして、ピント線とうしの寄生結合容量を減少する。
線を形成したのち配線の隙間をぬってトランジスタとキ
ャパシタを繋く接続部分をもち、キャパシタをビット線
の上に形成する、というセル構造にする。これによって
、ビット線の上に層間絶縁膜を介してセルプレート電極
が面状に形成されるので、当該電極面がシールド板の役
目をして、ピント線とうしの寄生結合容量を減少する。
このように、セルアレー内のビット線に対する雑音対策
はあるものの、ビット線の延長部分たるセンスアンプ近
傍の配線に対して有効な手段がなかったため、集積度の
向上とともに、この部分での雑音信号対策が要求される
よつになってきた。
はあるものの、ビット線の延長部分たるセンスアンプ近
傍の配線に対して有効な手段がなかったため、集積度の
向上とともに、この部分での雑音信号対策が要求される
よつになってきた。
ヒ・ノド延長部分にはケート回路などがあり、ピント線
はそれらの間を縫って細いビ・ノチで入ってくるので相
互間容量か大きく、この部分の雑音信号対策は重要であ
る。
はそれらの間を縫って細いビ・ノチで入ってくるので相
互間容量か大きく、この部分の雑音信号対策は重要であ
る。
(従来の技術]
従来、センスアンプ近傍のビット線の延長部分の配線に
対しては、配線のツイストといったことが実質的にでき
ないため(配線相互の関係か複雑になり、ツイストによ
る雑音信号の確実なキャンセルかできない)、配線間寄
生結合容量を減少させるのは、配線層の厚さを薄くする
のが唯一とも言える手段であった。しかし、メモリのピ
ント数の増大は急激であり、これに対応して配線を微細
化していくと、高融点金属といえども極端に薄くはでき
ず、むしろこの場合配線抵抗の増大が問題になるため、
限界が生してしまう。
対しては、配線のツイストといったことが実質的にでき
ないため(配線相互の関係か複雑になり、ツイストによ
る雑音信号の確実なキャンセルかできない)、配線間寄
生結合容量を減少させるのは、配線層の厚さを薄くする
のが唯一とも言える手段であった。しかし、メモリのピ
ント数の増大は急激であり、これに対応して配線を微細
化していくと、高融点金属といえども極端に薄くはでき
ず、むしろこの場合配線抵抗の増大が問題になるため、
限界が生してしまう。
このよつに従来センスアンプ周囲の配線部分での隣接ピ
ント線間の寄生結合容量に起因する雑音の有効、確実な
防止手段はなかったが、不満足なか次のよフな手段がと
りれてきた。
ント線間の寄生結合容量に起因する雑音の有効、確実な
防止手段はなかったが、不満足なか次のよフな手段がと
りれてきた。
■センスアンツー近傍の信号線は導電層が厚くなるアル
ミ配線をなるべく避け、ポリシリコン等で行っ。
ミ配線をなるべく避け、ポリシリコン等で行っ。
■メモリセルの蓄積容量をできる限り大きくして信号電
圧を確保し、寄生容量を通しての雑音に対して強くする
。
圧を確保し、寄生容量を通しての雑音に対して強くする
。
■−組のビット線ベアに一個のセンスアンプを配置する
のが通常であったか、これを二組のビット線ベアに一個
のセンスアンプを配置するよっC−し、センスアンプは
セルアレーの両脇に並べる。
のが通常であったか、これを二組のビット線ベアに一個
のセンスアンプを配置するよっC−し、センスアンプは
セルアレーの両脇に並べる。
この結果センスアンプ内の配線ピッチは倍に、緩くでき
るので、配線間の距離を確保できビット線間容量を低減
できる。
るので、配線間の距離を確保できビット線間容量を低減
できる。
〔発明が解決しよつとする課題〕
ビット線間寄生容量による相互干渉に対する上記の対策
で、■については抵抗の増大があり薄層化に限界がある
。■についてはメモリセル面積は高集積化とともにどん
とん小さくなっている現状で、容量を充分確保するのは
容易ではない、■についてはセンスアンプ内の配線ピン
チヲ緩和したかわりに、センスアン7列が通常方式の2
倍の数になるためメモリアンプ寸法が大きく居ってしま
っ、といつ問題点がある。
で、■については抵抗の増大があり薄層化に限界がある
。■についてはメモリセル面積は高集積化とともにどん
とん小さくなっている現状で、容量を充分確保するのは
容易ではない、■についてはセンスアンプ内の配線ピン
チヲ緩和したかわりに、センスアン7列が通常方式の2
倍の数になるためメモリアンプ寸法が大きく居ってしま
っ、といつ問題点がある。
本発明は、センスアンフ゛近傍のビット線間寄生容量を
低減する有効、確実な手段を提供し、隣接ビット線間の
相互干渉問題を低減することを目的とするものであるう 〔課題を解決するための手段] 第1図、第2図に示すよフに本発明では、DRArIの
センスアンプSAと、メモリセルアレイMCA内のビッ
ト線BL、 百り、(12,・・・・・・は相互を区
別する添字で、適宜省略する)とを接続するビット線延
長部分(鎖線CLで表わされる部分〕の配線に、絶縁層
IL2を介して、該配線BL、BL。
低減する有効、確実な手段を提供し、隣接ビット線間の
相互干渉問題を低減することを目的とするものであるう 〔課題を解決するための手段] 第1図、第2図に示すよフに本発明では、DRArIの
センスアンプSAと、メモリセルアレイMCA内のビッ
ト線BL、 百り、(12,・・・・・・は相互を区
別する添字で、適宜省略する)とを接続するビット線延
長部分(鎖線CLで表わされる部分〕の配線に、絶縁層
IL2を介して、該配線BL、BL。
間の寄生結合容量CBBを減少する導電層板SLDを被
着する。
着する。
鎖線部分CLには図示し居いかコラム(ビット線)の入
出力ケート、この部分を通るデータハスとビット線とを
つなくケート、ノエアトセンスアンプ構成のときはセン
スアンプかセルアレイを選択するためのケート回路tと
が設けりれる7か−るビット線延長部分CLにもビット
線相互間の寄生結合容量CBBがある。
出力ケート、この部分を通るデータハスとビット線とを
つなくケート、ノエアトセンスアンプ構成のときはセン
スアンプかセルアレイを選択するためのケート回路tと
が設けりれる7か−るビット線延長部分CLにもビット
線相互間の寄生結合容量CBBがある。
第2回は第1図のA−A線部分の断面図であり、この図
に示すよっに導電層板δLDはビット線間に食い込むよ
っに被着形成される。なお第1図では導電層板SLDは
1本の線で表わされているか、実際は鎖線CL内全全体
覆って形成される。形成方法としては、CVD法で層間
絶縁膜を被着し、その上にやはりCVD法で多結晶シリ
コンを被着すれはよい。例えばビット線の幅は1μm、
厚さは0.5μm、相互の間隔は1.5μmとすると、
この形成方法では導電層板は図示のよっにビット線の間
にも入ってくる。
に示すよっに導電層板δLDはビット線間に食い込むよ
っに被着形成される。なお第1図では導電層板SLDは
1本の線で表わされているか、実際は鎖線CL内全全体
覆って形成される。形成方法としては、CVD法で層間
絶縁膜を被着し、その上にやはりCVD法で多結晶シリ
コンを被着すれはよい。例えばビット線の幅は1μm、
厚さは0.5μm、相互の間隔は1.5μmとすると、
この形成方法では導電層板は図示のよっにビット線の間
にも入ってくる。
第1図では導電層板SLDは部分CLを覆うだけである
が、これはセンスアンプSA上も覆つよっにしてもよく
、またはMCA側に延びる即ちメモリセルアレイのセル
プレートと一体化してもよい、導電層板はシールド板と
して機能するものであるから、直接クランドなどの定電
位源へ接続する他9、抵抗を介して接続する、スイソナ
ンク素子により接続すくる、等としてもよい。
が、これはセンスアンプSA上も覆つよっにしてもよく
、またはMCA側に延びる即ちメモリセルアレイのセル
プレートと一体化してもよい、導電層板はシールド板と
して機能するものであるから、直接クランドなどの定電
位源へ接続する他9、抵抗を介して接続する、スイソナ
ンク素子により接続すくる、等としてもよい。
1作用]
この構成によれば、ビット線延長部分CLの線間容量を
低減できる。即ち第2図に示されるように、導電層板S
LDはビット線延長部分を3方から囲む形になり、線間
結合容量CBBは導電層板を入れない場合に比べて激減
し、実質的に無視できる程度になる。これにより、メモ
リセルデータの限界的続出し感嘆を高くすることができ
る5なお導電層板SLDを設けると、ビット線BL■か
この導電層板SLDに対して寄生容量CBSを持つこと
になるが、これは相互干渉即ちあるビット線対に生じた
メモリセル続出出力によるH/Lレベル変化が隣接ビッ
ト線のf(/Lレベルに変化を与え誤動作を招くことに
は関与しない。
低減できる。即ち第2図に示されるように、導電層板S
LDはビット線延長部分を3方から囲む形になり、線間
結合容量CBBは導電層板を入れない場合に比べて激減
し、実質的に無視できる程度になる。これにより、メモ
リセルデータの限界的続出し感嘆を高くすることができ
る5なお導電層板SLDを設けると、ビット線BL■か
この導電層板SLDに対して寄生容量CBSを持つこと
になるが、これは相互干渉即ちあるビット線対に生じた
メモリセル続出出力によるH/Lレベル変化が隣接ビッ
ト線のf(/Lレベルに変化を与え誤動作を招くことに
は関与しない。
前記従来技術の問題点■■は、導電層体SLDの被着で
線間結合容量が減少するので必要性か薄くなる。同■に
ついても同様であるが、二の2組のビット線対に1個の
センスアンプを配置してセンスアンプ内配線ビ、すを緩
くする手法は、トランジスタの耐圧を鐘保しやすいので
、本発明と併用してよい (実施例) 第1図でQ、、Q2はセンスアンプのトランジスタであ
り、クロックφ、が入ってセンスアンプ群を活性化する
トランジスタQ4かオンになるとき、ビット線BL、B
LのH/Lレヘルによリ一方がオン、他方がオフになっ
て、該ビット線のH/’ Lレヘルを拡大するっ例えは
、メモリセルの続出しデータによりピント線R七が[よ
り僅かにHになると、トランジスタQ1がQ2より導通
性大になり、百[をプルタウンする。センスアンプには
図示しないが第1図で左方にもつ1組のトランジスタ(
こればPチャ名ルMOSトランジスタ)があり、これは
BLか百UよりHならE、Lを電源νccへブルア・ン
フ゛して一層H(こする2 Q3ばDRA門メ子メモリ
セルランスファケーl−を構成するトランジスタ、C3
は同キャパシタを構成するコンデンサである。メモリセ
ルMCはそのトランジスタQ3のゲートがワード線WL
に接続し、ドレインがヒ゛ソト線に接続する。
線間結合容量が減少するので必要性か薄くなる。同■に
ついても同様であるが、二の2組のビット線対に1個の
センスアンプを配置してセンスアンプ内配線ビ、すを緩
くする手法は、トランジスタの耐圧を鐘保しやすいので
、本発明と併用してよい (実施例) 第1図でQ、、Q2はセンスアンプのトランジスタであ
り、クロックφ、が入ってセンスアンプ群を活性化する
トランジスタQ4かオンになるとき、ビット線BL、B
LのH/Lレヘルによリ一方がオン、他方がオフになっ
て、該ビット線のH/’ Lレヘルを拡大するっ例えは
、メモリセルの続出しデータによりピント線R七が[よ
り僅かにHになると、トランジスタQ1がQ2より導通
性大になり、百[をプルタウンする。センスアンプには
図示しないが第1図で左方にもつ1組のトランジスタ(
こればPチャ名ルMOSトランジスタ)があり、これは
BLか百UよりHならE、Lを電源νccへブルア・ン
フ゛して一層H(こする2 Q3ばDRA門メ子メモリ
セルランスファケーl−を構成するトランジスタ、C3
は同キャパシタを構成するコンデンサである。メモリセ
ルMCはそのトランジスタQ3のゲートがワード線WL
に接続し、ドレインがヒ゛ソト線に接続する。
第2図で5IJBはシリコン半導体基板、ILIばフィ
ールド酸化膜または層間絶縁膜である。
ールド酸化膜または層間絶縁膜である。
第3図は導電層板S L Dを、DRA門メモリセルの
キヤバンクの電極の一方(セルプレートCP)と一体に
した本発明の実施例を示す、(a)はノくターンレイア
ウトを示す図、(b+は(aj Lこ対応させて示した
回路図であるうビット線BL 百[ばシリサイドWS
iで形成されており、メモリセルのトランジスタQ3の
トレイン、選択ゲートトランジスタQ。
キヤバンクの電極の一方(セルプレートCP)と一体に
した本発明の実施例を示す、(a)はノくターンレイア
ウトを示す図、(b+は(aj Lこ対応させて示した
回路図であるうビット線BL 百[ばシリサイドWS
iで形成されており、メモリセルのトランジスタQ3の
トレイン、選択ゲートトランジスタQ。
Qものソース/トレイン1、センスアンプのトランジス
タQ、、Qzのトレイン等にコンタクトするが、図では
このコンタクト部分を黒丸で示す。ビ・ノド線延長部分
には、センスアンプとビット線を接続する選択ケートQ
s、Q6 (2ヒ・・ノド線対に1つのセンスアンプを
設ける所謂ソエアトセンスアンプのときこの選択ゲート
が設けやれる)の他に、ウェルバイアス用のアルミ配線
VpBgとが設けりれる。BTはトランジスタQs、Q
6のケート電極配線、WCはウェルコンタクトである。
タQ、、Qzのトレイン等にコンタクトするが、図では
このコンタクト部分を黒丸で示す。ビ・ノド線延長部分
には、センスアンプとビット線を接続する選択ケートQ
s、Q6 (2ヒ・・ノド線対に1つのセンスアンプを
設ける所謂ソエアトセンスアンプのときこの選択ゲート
が設けやれる)の他に、ウェルバイアス用のアルミ配線
VpBgとが設けりれる。BTはトランジスタQs、Q
6のケート電極配線、WCはウェルコンタクトである。
セルプレートCPは、従来のDI?AMではセルアレイ
領域を覆うよつに設けられている。第3図ではこれをビ
ット線延長部分CLも覆うよつにする。
領域を覆うよつに設けられている。第3図ではこれをビ
ット線延長部分CLも覆うよつにする。
ビット線延長部分CLを覆つセルプレートCPは前述の
導電層板SLDを構成する。
導電層板SLDを構成する。
センスアンプのトランジスタQ、、Qzの共通ソース配
線NSAは第1図に示したように活性化用トランジスタ
Q4を介してグランドへ接続する。
線NSAは第1図に示したように活性化用トランジスタ
Q4を介してグランドへ接続する。
この配線NSAはQ、、Qzのソース領域とのコンタク
トを黒四角で示す。配線NSAはアルミ配線で、センス
動作時に大電流が流れるので幅を広(とっである、この
配>i N S Aの下にも導電層板5bot設けてお
くと、シールド効果は一層有効である。
トを黒四角で示す。配線NSAはアルミ配線で、センス
動作時に大電流が流れるので幅を広(とっである、この
配>i N S Aの下にも導電層板5bot設けてお
くと、シールド効果は一層有効である。
このノールト板(導電層板)のため、センスアンプ近傍
のビット線間寄生結合容量は実質的になくなり、隣接ビ
ット線の電位変化による誤動作の可能性ば殆んとなくな
る。
のビット線間寄生結合容量は実質的になくなり、隣接ビ
ット線の電位変化による誤動作の可能性ば殆んとなくな
る。
DRAMのスタックドキャパシタ型メモリセルは第4図
Ca)に示す構成をしている。この図でトレイン領域D
、ソース領域S、ワード線■L(ケート電極)がトラン
ジスタQ3を構成し、セルプレートCPと蓄積電極SE
がコンデンサC3を構成する。
Ca)に示す構成をしている。この図でトレイン領域D
、ソース領域S、ワード線■L(ケート電極)がトラン
ジスタQ3を構成し、セルプレートCPと蓄積電極SE
がコンデンサC3を構成する。
このように従来のスタックドキャパシタセルでは、MO
SトランジスタQ3を形成しその上に乗る如く蓄積キャ
バノタC3を形成し、これらを覆うよつにヒ、ノド線P
、Lを形成する。これに対して第4図(bl+の構造で
は、MOSトランジスタQ3を形成したのち、ビット線
BLを形成し、然るのちビットtの隙間を縫うよつにス
ルーホールTl(をあけ、M 積t 極sEをビット線
の上に置く、これに件ないセルプレートCPはセルアレ
イ領域つ一枚の電極板になり、ビット線の上に位置する
。なお第4図3ja3 CbIとも、特に符号などを付
けて明示しないが、SE WLなとの周囲には絶縁層
かある。
SトランジスタQ3を形成しその上に乗る如く蓄積キャ
バノタC3を形成し、これらを覆うよつにヒ、ノド線P
、Lを形成する。これに対して第4図(bl+の構造で
は、MOSトランジスタQ3を形成したのち、ビット線
BLを形成し、然るのちビットtの隙間を縫うよつにス
ルーホールTl(をあけ、M 積t 極sEをビット線
の上に置く、これに件ないセルプレートCPはセルアレ
イ領域つ一枚の電極板になり、ビット線の上に位置する
。なお第4図3ja3 CbIとも、特に符号などを付
けて明示しないが、SE WLなとの周囲には絶縁層
かある。
セルプレートがセルアレイを覆つ第4図閲のセル構造で
あると、第3図のビット線延長部CLを覆っ導電層板S
LDを該セルプレートと一体化する構造は製作容易であ
る。即ちこの場合はセルフ。
あると、第3図のビット線延長部CLを覆っ導電層板S
LDを該セルプレートと一体化する構造は製作容易であ
る。即ちこの場合はセルフ。
レートを全面に形成したのち、セルアレイたけでなく、
ビ・ット線延長部にも残るよっにバターニングすればよ
い。第4図3ajの構造では1.セルプレートはビット
線の下にしかないため1、これをビット線延長部まで延
はしてもシールド効果は薄い2この場合ばビット線の下
面を覆うたけで、第2図のよっにビット線の上面と左
右側面の3面を覆っことにならないからである。
ビ・ット線延長部にも残るよっにバターニングすればよ
い。第4図3ajの構造では1.セルプレートはビット
線の下にしかないため1、これをビット線延長部まで延
はしてもシールド効果は薄い2この場合ばビット線の下
面を覆うたけで、第2図のよっにビット線の上面と左
右側面の3面を覆っことにならないからである。
第5図の実施例では導電層板SLDはセルプレートCP
とは別にし、そしてセルプレートとは異なる電源本例で
はグランドへ直接接続している。
とは別にし、そしてセルプレートとは異なる電源本例で
はグランドへ直接接続している。
SLDをCPと別にすればセル構造が第4図(aj t
jbjいずれであってもよい。なお本例ではやはり第4
図3b)の構造とし、従ってSLDはCPと同し材料、
同しT−程で作りれ、同一層にあって唯、パターン的に
分離されているたけである。
jbjいずれであってもよい。なお本例ではやはり第4
図3b)の構造とし、従ってSLDはCPと同し材料、
同しT−程で作りれ、同一層にあって唯、パターン的に
分離されているたけである。
導電層板SLDとセルプレートCPとを分離することは
、ビット線のりストア電圧とセンスアンプの動作振幅が
異なるとき、有効である。たとえばビ・ノド線のリセッ
ト電圧は0.8V、 リストア電圧つまりlレベルのセ
ルの再書き込み電圧は1.6Vの設計とする。センスア
ンプのリセットレベルはビット線と同じであり0.8V
である2 しかし、データバス(図示せず)への駆動を
強力にするため、センスアンプの駆動を外部電源の3,
3Vから直接行っ。このため、センスアンプはlレベル
として3,3Vまで増幅する。ビット線へのりストアレ
ヘルはQs+Q、のケート電圧で1.6Vに制限するわ
けである。この結果、センスアンプ近傍のピント線の平
均的電圧はリセット時に0.8Vであったものが、セン
ス動作後にG工1.65 Vに上昇する(3.3/2=
1.65Jっこのためセンスアンプ近傍のシールド板は
、ビット線とシールド板の結合容量を通じてリセット時
に対して電位か若干上昇する雑音電圧を受ける2従って
これをセルフ“レトと共通にしていると、セルフ−レー
トかハンプノイズを受けた状態になり、セル内の電荷の
変調をきたす恐れかあるが、別にしておけはこの恐れは
ない。
、ビット線のりストア電圧とセンスアンプの動作振幅が
異なるとき、有効である。たとえばビ・ノド線のリセッ
ト電圧は0.8V、 リストア電圧つまりlレベルのセ
ルの再書き込み電圧は1.6Vの設計とする。センスア
ンプのリセットレベルはビット線と同じであり0.8V
である2 しかし、データバス(図示せず)への駆動を
強力にするため、センスアンプの駆動を外部電源の3,
3Vから直接行っ。このため、センスアンプはlレベル
として3,3Vまで増幅する。ビット線へのりストアレ
ヘルはQs+Q、のケート電圧で1.6Vに制限するわ
けである。この結果、センスアンプ近傍のピント線の平
均的電圧はリセット時に0.8Vであったものが、セン
ス動作後にG工1.65 Vに上昇する(3.3/2=
1.65Jっこのためセンスアンプ近傍のシールド板は
、ビット線とシールド板の結合容量を通じてリセット時
に対して電位か若干上昇する雑音電圧を受ける2従って
これをセルフ“レトと共通にしていると、セルフ−レー
トかハンプノイズを受けた状態になり、セル内の電荷の
変調をきたす恐れかあるが、別にしておけはこの恐れは
ない。
第5回では導電層板SLDは直接別電源(ニーではグラ
ンド)へ接続するが、これは第6図(ajに示すよっに
抵抗Rを通して接続してもよい、このように抵抗を入れ
る目的は、センスアンプ゛が動作し7たときにシールド
板SLDに与える雑音か直接電源に流れ込むと電源を通
して他の回路への雑音信号となる恐れかあるため、抵抗
Rと寄生容量CBSXnのCR時定数で雑音の波形を鈍
らせて影響をなくすことである。この場合でも、CR時
定数はRA S (Row Address 5tro
be)サイクルタイムの半分よりも小さい程度になる抵
抗値である必要がある。なぜならばあるビット線がシー
ルド板に与えた雑音信号が隣のビット線に行かずに然る
べき電源に流れてくれることがシールド効果になるため
であり、過剰に大きい抵抗はシールド効果を減殺する。
ンド)へ接続するが、これは第6図(ajに示すよっに
抵抗Rを通して接続してもよい、このように抵抗を入れ
る目的は、センスアンプ゛が動作し7たときにシールド
板SLDに与える雑音か直接電源に流れ込むと電源を通
して他の回路への雑音信号となる恐れかあるため、抵抗
Rと寄生容量CBSXnのCR時定数で雑音の波形を鈍
らせて影響をなくすことである。この場合でも、CR時
定数はRA S (Row Address 5tro
be)サイクルタイムの半分よりも小さい程度になる抵
抗値である必要がある。なぜならばあるビット線がシー
ルド板に与えた雑音信号が隣のビット線に行かずに然る
べき電源に流れてくれることがシールド効果になるため
であり、過剰に大きい抵抗はシールド効果を減殺する。
抵抗Rは特別に設ける代りに、導電層板SLDを多結晶
シリコンなどの抵抗の高い材料で作って、その抵抗を利
用してもよい。
シリコンなどの抵抗の高い材料で作って、その抵抗を利
用してもよい。
また導電板SLDを直接または抵抗を介して別電源へ接
続する代りに、第6図(b)に示すようにトランジスタ
Q7を介して別電源(こ\では接地)へ接続するように
してもらよい2このトランジスタQ7のケートにはRA
Sバー信号より遅延させて作ったクロックφ3.が与え
られる。このφS、ばセンスアンプ活性化クロックに対
して数ナノ秒遅れて変化するものである。センス動作の
初期はQ7はオン状態でありシールド板は電気的に接地
されているのでビット線が与える寄生結合雑音はシール
ドされる。センスアンプが安定化するまで増幅動作が進
んた段階でφ8.は遷移し、Q7はオフするため、シー
ルl”!&SLDはフローティング状態になる5なおQ
、には並列にRがあるが、これはなくてもよいものであ
る、即ち、設けたとしてもRの値は、下限は全ビット線
とシールド板の結合容量CBSXn (nはビット線の
本数)とRの積で表される時定数がメモリのRASサイ
クル時間の半分よりも同等以上になることで、上限は実
質的になく、無限大つまりRがなくてもかまね居い。
続する代りに、第6図(b)に示すようにトランジスタ
Q7を介して別電源(こ\では接地)へ接続するように
してもらよい2このトランジスタQ7のケートにはRA
Sバー信号より遅延させて作ったクロックφ3.が与え
られる。このφS、ばセンスアンプ活性化クロックに対
して数ナノ秒遅れて変化するものである。センス動作の
初期はQ7はオン状態でありシールド板は電気的に接地
されているのでビット線が与える寄生結合雑音はシール
ドされる。センスアンプが安定化するまで増幅動作が進
んた段階でφ8.は遷移し、Q7はオフするため、シー
ルl”!&SLDはフローティング状態になる5なおQ
、には並列にRがあるが、これはなくてもよいものであ
る、即ち、設けたとしてもRの値は、下限は全ビット線
とシールド板の結合容量CBSXn (nはビット線の
本数)とRの積で表される時定数がメモリのRASサイ
クル時間の半分よりも同等以上になることで、上限は実
質的になく、無限大つまりRがなくてもかまね居い。
こっすることによって、シールド板は実質的にフローテ
ィング状態になりビット線延長部分との結合雑音を受け
れはそれに応して電圧が変化する5センスアンプの状態
が確定すれは雑音に対して強くなっており、シールド板
の存在は必要ない。センスアンプ近傍の平均電位かりセ
ノトレヘルの08■か61.65VQこ上昇するに従い
、フローティング状態のシールド板の電位もこれに引き
ずられるように上昇する。RASサイクルが終了し、セ
ンスアンプが1,6シにリセットされればシールド板の
電位も引きずられて下降し、もとのOV4こもどる5こ
っすればシールド板の電位変化によってセンスアンプ周
囲のビット線の平均電位変化に伴っ当該配線容量の充電
放電による電荷は接地配線に流れ込まず、この部分の電
力消費がなくなる。
ィング状態になりビット線延長部分との結合雑音を受け
れはそれに応して電圧が変化する5センスアンプの状態
が確定すれは雑音に対して強くなっており、シールド板
の存在は必要ない。センスアンプ近傍の平均電位かりセ
ノトレヘルの08■か61.65VQこ上昇するに従い
、フローティング状態のシールド板の電位もこれに引き
ずられるように上昇する。RASサイクルが終了し、セ
ンスアンプが1,6シにリセットされればシールド板の
電位も引きずられて下降し、もとのOV4こもどる5こ
っすればシールド板の電位変化によってセンスアンプ周
囲のビット線の平均電位変化に伴っ当該配線容量の充電
放電による電荷は接地配線に流れ込まず、この部分の電
力消費がなくなる。
すなわち千ツブの消費電力を少なくできるっ第6図(a
i LこRASとφ3.の時間関係を示す、また同1j
b)にセンスアンプS 、Aの出力とビット線P、Lの
電位変化を示し、“′】“ばデータ1側を示す。
i LこRASとφ3.の時間関係を示す、また同1j
b)にセンスアンプS 、Aの出力とビット線P、Lの
電位変化を示し、“′】“ばデータ1側を示す。
データ“′0°”側は下方に凹む実/点線曲線である。
更乙コ同FC>は導電層板SLDの電位変化を示す、φ
。
。
かしてSLDかフロー子インクになる間、電位ヒ昇があ
る。
る。
導電層板SLDば、ビット線延長部Cしたけでなく、セ
ンスアンアSA部を覆らように設けてよい、この場合を
第7図に示す、SLDば配線NSAの下部を通ってSA
部に延長する。勿論、SAのトランジスタQ、、Qzの
ソースと配線NSAとのコンタクト部(黒四角うは空け
ておく、このSLDの別型a(例えはクランド〕への接
Mモ第5図、第6図のいずれかとする。また導電層板S
LDは第3図のよっにセルプレート〔:Pと一体化して
もよく、この場合セルプレートはビ・ノド線延長部およ
びセンスアンプ部へ延びることになるっ第8図も第7メ
と同じであるが、メモリセルMCの構造を詳細に示す。
ンスアンアSA部を覆らように設けてよい、この場合を
第7図に示す、SLDば配線NSAの下部を通ってSA
部に延長する。勿論、SAのトランジスタQ、、Qzの
ソースと配線NSAとのコンタクト部(黒四角うは空け
ておく、このSLDの別型a(例えはクランド〕への接
Mモ第5図、第6図のいずれかとする。また導電層板S
LDは第3図のよっにセルプレート〔:Pと一体化して
もよく、この場合セルプレートはビ・ノド線延長部およ
びセンスアンプ部へ延びることになるっ第8図も第7メ
と同じであるが、メモリセルMCの構造を詳細に示す。
)状の領域はアクティフ領域ARで、この部分にメモリ
セルのトランジスタが形成されるっ l領域Allこ2
メモリセルか形成され、これりのトランジスタのトレイ
ンとビット線BLとのコンタクト(黒丸)は共用である
。
セルのトランジスタが形成されるっ l領域Allこ2
メモリセルか形成され、これりのトランジスタのトレイ
ンとビット線BLとのコンタクト(黒丸)は共用である
。
白丸部分にキャパシタが形成される。このメモリセル構
造は第3図等のそれでもある。
造は第3図等のそれでもある。
対比用に、第9図に従来例を示す2図示のよりにセルプ
レートCPはセルアレイで終り、ビット線延長部CLに
はシールド層はない□ 〔発明の効果〕 以上説明したように本発明ではセンスアンプとビット線
の接続部分についてもシールド板を設けるといつ手段で
相互干渉を除去したので、高集積度DRAMでも誤動作
を回避でき、平面的なスペースは必要としないので集積
度の低下を招くことはない、等の利点が得りれる。
レートCPはセルアレイで終り、ビット線延長部CLに
はシールド層はない□ 〔発明の効果〕 以上説明したように本発明ではセンスアンプとビット線
の接続部分についてもシールド板を設けるといつ手段で
相互干渉を除去したので、高集積度DRAMでも誤動作
を回避でき、平面的なスペースは必要としないので集積
度の低下を招くことはない、等の利点が得りれる。
第1図は本発明の原理図、
第2図は第11]のA−A線の断面図、第30は本発明
の実施例1を示す平面図及び回路回、 第4図はスタ、クトキャパシタセルの説明図、第5Vば
本発明の実施例2を示す平面図皮ひ回路圓、 第bVl;j第、5図とは異なる回路例を示す回路図お
よびタイムナヤート 第7圀は導電層板の他のパターンを示す平面図第8図は
第7図のセルアレイの詳細を木下平面図 第9図は従来例を示す平面図である2 第1VでSAはセンスアンプ、MCAHメモリセルアレ
ー RlL 日、Lばビット線、WLはワード線、(
二りはビット線延長部分、SLDは導電層板である5 出 暉 人 富士通株式会社 代理人弁理士 青 柳 打法 本発明の19埋し] 第1図 第1図のA−A線の断面ノ 第2凹
の実施例1を示す平面図及び回路回、 第4図はスタ、クトキャパシタセルの説明図、第5Vば
本発明の実施例2を示す平面図皮ひ回路圓、 第bVl;j第、5図とは異なる回路例を示す回路図お
よびタイムナヤート 第7圀は導電層板の他のパターンを示す平面図第8図は
第7図のセルアレイの詳細を木下平面図 第9図は従来例を示す平面図である2 第1VでSAはセンスアンプ、MCAHメモリセルアレ
ー RlL 日、Lばビット線、WLはワード線、(
二りはビット線延長部分、SLDは導電層板である5 出 暉 人 富士通株式会社 代理人弁理士 青 柳 打法 本発明の19埋し] 第1図 第1図のA−A線の断面ノ 第2凹
Claims (1)
- 【特許請求の範囲】 1、センスアンプ(SA)とメモリセルアレー(MCA
)内のビット線(BL、■■)とを接続するビット線延
長部分(CL)の配線に、絶縁層を介して、該配線間の
寄生結合容量を減少する導電層板(SLD)を被着した
ことを特徴とする半導体記憶装置。 2、導電層板はDRAM型メモリセルのセルプレート(
CP)とは別であり、そして該セルプレートとは別の、
アースを含む電圧源に直接または抵抗を介して接続され
たことを特徴とする請求項1記載の半導体記憶装置。 3、メモリセルは、ビット線の上に絶縁層を介してセル
プレートが形成される構造を有するスタックトキャパシ
タ型であり、導電層板は該セルプレートと一体であるこ
とを特徴とする請求項1記載の半導体記憶装置。 4、導電層板は、スイッチ手段(Q_7)によってアー
スを含む電源に接続されており、該スイッチ手段は、セ
ンスアンプの活性化以後、センス動作の終了以前にオフ
し、センスアンプがリセットされてからオンすることを
特徴とする請求項2記載の半導体記憶装置。 5、センスアンプ部と、センスアンプとメモリセルアレ
ー内のビット線とを接続するビット線延長部分に、絶縁
層を介して、ビット線間の寄生容量結合を減少する導電
層板を被着したことを特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127524A JP2746730B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体記憶装置 |
EP91304409A EP0457591B1 (en) | 1990-05-17 | 1991-05-16 | Semiconductor memory device having reduced parasitic capacities between bit lines |
DE69118436T DE69118436T2 (de) | 1990-05-17 | 1991-05-16 | Halbleiterspeicheranordnung mit reduzierten parasitären Kapazitäten zwischen Bitleitungen |
KR1019910008083A KR950008671B1 (ko) | 1990-05-17 | 1991-05-17 | 비트라인 사이에 감소된 기생용량을 갖는 반도체 기억장치 |
US08/340,318 US5808334A (en) | 1990-05-17 | 1994-11-14 | Semiconductor memory device having reduced parasitic capacities between bit lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127524A JP2746730B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0422169A true JPH0422169A (ja) | 1992-01-27 |
JP2746730B2 JP2746730B2 (ja) | 1998-05-06 |
Family
ID=14962150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2127524A Expired - Fee Related JP2746730B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体記憶装置 |
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---|---|
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EP (1) | EP0457591B1 (ja) |
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KR (1) | KR950008671B1 (ja) |
DE (1) | DE69118436T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
CN110718549A (zh) * | 2018-07-12 | 2020-01-21 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造、写入与读取方法 |
US11183499B2 (en) | 2018-06-26 | 2021-11-23 | Winbond Electronics Corp. | Dynamic random access memory and methods of manufacturing, writing and reading the same |
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---|---|---|---|---|
US6570781B1 (en) | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
US6947324B1 (en) | 2000-06-28 | 2005-09-20 | Marvell International Ltd. | Logic process DRAM |
US7184290B1 (en) | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
US20030062556A1 (en) * | 2001-09-28 | 2003-04-03 | Hartmud Terletzki | Memory array employing integral isolation transistors |
JP2004040042A (ja) * | 2002-07-08 | 2004-02-05 | Fujitsu Ltd | 半導体記憶装置 |
JP4015968B2 (ja) * | 2003-06-09 | 2007-11-28 | 株式会社東芝 | 強誘電体メモリ |
US6822891B1 (en) * | 2003-06-16 | 2004-11-23 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
JP4781783B2 (ja) | 2005-10-31 | 2011-09-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Mosダイナミツクメモリ |
JPH0664907B2 (ja) * | 1985-06-26 | 1994-08-22 | 株式会社日立製作所 | ダイナミツク型ram |
US4791616A (en) * | 1985-07-10 | 1988-12-13 | Fujitsu Limited | Semiconductor memory device |
KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
-
1990
- 1990-05-17 JP JP2127524A patent/JP2746730B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-16 EP EP91304409A patent/EP0457591B1/en not_active Expired - Lifetime
- 1991-05-16 DE DE69118436T patent/DE69118436T2/de not_active Expired - Fee Related
- 1991-05-17 KR KR1019910008083A patent/KR950008671B1/ko not_active IP Right Cessation
-
1994
- 1994-11-14 US US08/340,318 patent/US5808334A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
US11183499B2 (en) | 2018-06-26 | 2021-11-23 | Winbond Electronics Corp. | Dynamic random access memory and methods of manufacturing, writing and reading the same |
CN110718549A (zh) * | 2018-07-12 | 2020-01-21 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造、写入与读取方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0457591B1 (en) | 1996-04-03 |
EP0457591A2 (en) | 1991-11-21 |
KR950008671B1 (ko) | 1995-08-04 |
DE69118436T2 (de) | 1996-08-14 |
JP2746730B2 (ja) | 1998-05-06 |
US5808334A (en) | 1998-09-15 |
EP0457591A3 (en) | 1992-10-21 |
DE69118436D1 (de) | 1996-05-09 |
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