JPH0422169A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の概要］ 半導体記憶装置特にＤＲＡＭのセンスアンフ゛部分の構
成に関し、 センスアンプ近傍のビット線間寄生容量を低減する有効
、＆ｆ１実な手段を提供し、隣接ビット線間の相互干渉
問題を低減することを目的とし、センスアンプとメモリ
セルアレー内のビット線とを接続するビット線通長部分
の配線に、絶縁層を介して、該配線間の寄生結合容量を
減少する導電層板を被着するよう構成する。

〔産業上の利用分野］ 本発明は、半導体記憶装置特にｌｌＲＡＭのセンスアン
７部分の構成に関する。

近年ＤＲＡ？Ｉの高集積化か進んで配線間が密になって
さている。このため、これまで無視できていた配線間の
寄生結合容量による誤動作が問題になりつつある。ビッ
ト線どうしの結合により、あるビット綿に生じたメモリ
セル出力信号が、隣のビット線に影響をもつことが広く
知られており、これＬこ対しては、次のよっな対策が知
られているう■ピント線のツイスト配線を行い、結合容
量を介した雑音信号をキャンセルする。この考えは電話
線のいわゆるツィステッド・ペア配線と同しことで、こ
れをＩＣの配線パターン上で行ったと考えれば良い。

■もともとビット線間に寄生結合容量の発生しにくい構
造を採用する。たとえはピント線をアルミ配線で形成す
るのではなく、配線層を非常に薄くできる高融点金属を
用いる。アルミの場合、製造工程的にはスパッタが用い
られるが、スパッタではあまり薄い層を断線なく被着す
ることができない。高融点金属たとえばタングステンは
気相成長法（ＣＶＤ法）で被着でき、厚さも薄くできる
ので、隣接配線間の寄生容量も生じにくい２即ち厚さを
薄くすればコンデンサの対向電極面積を小にしたことに
相当し、コンデンサ容量が小さくなる。

■スタックドキャパシタ型セルにおいて、ビット線の配
線を形成したのち配線の隙間をぬってトランジスタとキ
ャパシタを繋く接続部分をもち、キャパシタをビット線
の上に形成する、というセル構造にする。これによって
、ビット線の上に層間絶縁膜を介してセルプレート電極
が面状に形成されるので、当該電極面がシールド板の役
目をして、ピント線とうしの寄生結合容量を減少する。

このように、セルアレー内のビット線に対する雑音対策
はあるものの、ビット線の延長部分たるセンスアンプ近
傍の配線に対して有効な手段がなかったため、集積度の
向上とともに、この部分での雑音信号対策が要求される
よつになってきた。

ヒ・ノド延長部分にはケート回路などがあり、ピント線
はそれらの間を縫って細いビ・ノチで入ってくるので相
互間容量か大きく、この部分の雑音信号対策は重要であ
る。

（従来の技術］ 従来、センスアンプ近傍のビット線の延長部分の配線に
対しては、配線のツイストといったことが実質的にでき
ないため（配線相互の関係か複雑になり、ツイストによ
る雑音信号の確実なキャンセルかできない）、配線間寄
生結合容量を減少させるのは、配線層の厚さを薄くする
のが唯一とも言える手段であった。しかし、メモリのピ
ント数の増大は急激であり、これに対応して配線を微細
化していくと、高融点金属といえども極端に薄くはでき
ず、むしろこの場合配線抵抗の増大が問題になるため、
限界が生してしまう。

このよつに従来センスアンプ周囲の配線部分での隣接ピ
ント線間の寄生結合容量に起因する雑音の有効、確実な
防止手段はなかったが、不満足なか次のよフな手段がと
りれてきた。

■センスアンツー近傍の信号線は導電層が厚くなるアル
ミ配線をなるべく避け、ポリシリコン等で行っ。

■メモリセルの蓄積容量をできる限り大きくして信号電
圧を確保し、寄生容量を通しての雑音に対して強くする
。

■−組のビット線ベアに一個のセンスアンプを配置する
のが通常であったか、これを二組のビット線ベアに一個
のセンスアンプを配置するよっＣ−し、センスアンプは
セルアレーの両脇に並べる。

この結果センスアンプ内の配線ピッチは倍に、緩くでき
るので、配線間の距離を確保できビット線間容量を低減
できる。

〔発明が解決しよつとする課題〕 ビット線間寄生容量による相互干渉に対する上記の対策
で、■については抵抗の増大があり薄層化に限界がある
。■についてはメモリセル面積は高集積化とともにどん
とん小さくなっている現状で、容量を充分確保するのは
容易ではない、■についてはセンスアンプ内の配線ピン
チヲ緩和したかわりに、センスアン７列が通常方式の２
倍の数になるためメモリアンプ寸法が大きく居ってしま
っ、といつ問題点がある。

本発明は、センスアンフ゛近傍のビット線間寄生容量を
低減する有効、確実な手段を提供し、隣接ビット線間の
相互干渉問題を低減することを目的とするものであるう 〔課題を解決するための手段］ 第１図、第２図に示すよフに本発明では、ＤＲＡｒＩの
センスアンプＳＡと、メモリセルアレイＭＣＡ内のビッ
ト線ＢＬ、　　百り、（１２，・・・・・・は相互を区
別する添字で、適宜省略する）とを接続するビット線延
長部分（鎖線ＣＬで表わされる部分〕の配線に、絶縁層
ＩＬ２を介して、該配線ＢＬ、ＢＬ。

間の寄生結合容量ＣＢＢを減少する導電層板ＳＬＤを被
着する。

鎖線部分ＣＬには図示し居いかコラム（ビット線）の入
出力ケート、この部分を通るデータハスとビット線とを
つなくケート、ノエアトセンスアンプ構成のときはセン
スアンプかセルアレイを選択するためのケート回路ｔと
が設けりれる７か−るビット線延長部分ＣＬにもビット
線相互間の寄生結合容量ＣＢＢがある。

第２回は第１図のＡ−Ａ線部分の断面図であり、この図
に示すよっに導電層板δＬＤはビット線間に食い込むよ
っに被着形成される。なお第１図では導電層板ＳＬＤは
１本の線で表わされているか、実際は鎖線ＣＬ内全全体
覆って形成される。形成方法としては、ＣＶＤ法で層間
絶縁膜を被着し、その上にやはりＣＶＤ法で多結晶シリ
コンを被着すれはよい。例えばビット線の幅は１μｍ、
厚さは０．５μｍ、相互の間隔は１．５μｍとすると、
この形成方法では導電層板は図示のよっにビット線の間
にも入ってくる。

第１図では導電層板ＳＬＤは部分ＣＬを覆うだけである
が、これはセンスアンプＳＡ上も覆つよっにしてもよく
、またはＭＣＡ側に延びる即ちメモリセルアレイのセル
プレートと一体化してもよい、導電層板はシールド板と
して機能するものであるから、直接クランドなどの定電
位源へ接続する他９、抵抗を介して接続する、スイソナ
ンク素子により接続すくる、等としてもよい。

１作用］ この構成によれば、ビット線延長部分ＣＬの線間容量を
低減できる。即ち第２図に示されるように、導電層板Ｓ
ＬＤはビット線延長部分を３方から囲む形になり、線間
結合容量ＣＢＢは導電層板を入れない場合に比べて激減
し、実質的に無視できる程度になる。これにより、メモ
リセルデータの限界的続出し感嘆を高くすることができ
る５なお導電層板ＳＬＤを設けると、ビット線ＢＬ■か
この導電層板ＳＬＤに対して寄生容量ＣＢＳを持つこと
になるが、これは相互干渉即ちあるビット線対に生じた
メモリセル続出出力によるＨ／Ｌレベル変化が隣接ビッ
ト線のｆ（／Ｌレベルに変化を与え誤動作を招くことに
は関与しない。

前記従来技術の問題点■■は、導電層体ＳＬＤの被着で
線間結合容量が減少するので必要性か薄くなる。同■に
ついても同様であるが、二の２組のビット線対に１個の
センスアンプを配置してセンスアンプ内配線ビ、すを緩
くする手法は、トランジスタの耐圧を鐘保しやすいので
、本発明と併用してよい （実施例） 第１図でＱ、、Ｑ２はセンスアンプのトランジスタであ
り、クロックφ、が入ってセンスアンプ群を活性化する
トランジスタＱ４かオンになるとき、ビット線ＢＬ、Ｂ
ＬのＨ／Ｌレヘルによリ一方がオン、他方がオフになっ
て、該ビット線のＨ／’　Ｌレヘルを拡大するっ例えは
、メモリセルの続出しデータによりピント線Ｒ七が［よ
り僅かにＨになると、トランジスタＱ１がＱ２より導通
性大になり、百［をプルタウンする。センスアンプには
図示しないが第１図で左方にもつ１組のトランジスタ（
こればＰチャ名ルＭＯＳトランジスタ）があり、これは
ＢＬか百ＵよりＨならＥ、Ｌを電源νｃｃへブルア・ン
フ゛して一層Ｈ（こする２　Ｑ３ばＤＲＡ門メ子メモリ
セルランスファケーｌ−を構成するトランジスタ、Ｃ３
は同キャパシタを構成するコンデンサである。メモリセ
ルＭＣはそのトランジスタＱ３のゲートがワード線ＷＬ
に接続し、ドレインがヒ゛ソト線に接続する。

第２図で５ＩＪＢはシリコン半導体基板、ＩＬＩばフィ
ールド酸化膜または層間絶縁膜である。

第３図は導電層板Ｓ　Ｌ　Ｄを、ＤＲＡ門メモリセルの
キヤバンクの電極の一方（セルプレートＣＰ）と一体に
した本発明の実施例を示す、（ａ）はノくターンレイア
ウトを示す図、（ｂ＋は（ａｊ　Ｌこ対応させて示した
回路図であるうビット線ＢＬ　　百［ばシリサイドＷＳ
ｉで形成されており、メモリセルのトランジスタＱ３の
トレイン、選択ゲートトランジスタＱ。

Ｑものソース／トレイン１、センスアンプのトランジス
タＱ、、Ｑｚのトレイン等にコンタクトするが、図では
このコンタクト部分を黒丸で示す。ビ・ノド線延長部分
には、センスアンプとビット線を接続する選択ケートＱ
ｓ、Ｑ６　（２ヒ・・ノド線対に１つのセンスアンプを
設ける所謂ソエアトセンスアンプのときこの選択ゲート
が設けやれる）の他に、ウェルバイアス用のアルミ配線
ＶｐＢｇとが設けりれる。ＢＴはトランジスタＱｓ、Ｑ
６のケート電極配線、ＷＣはウェルコンタクトである。

セルプレートＣＰは、従来のＤＩ？ＡＭではセルアレイ
領域を覆うよつに設けられている。第３図ではこれをビ
ット線延長部分ＣＬも覆うよつにする。

ビット線延長部分ＣＬを覆つセルプレートＣＰは前述の
導電層板ＳＬＤを構成する。

センスアンプのトランジスタＱ、、Ｑｚの共通ソース配
線ＮＳＡは第１図に示したように活性化用トランジスタ
Ｑ４を介してグランドへ接続する。

この配線ＮＳＡはＱ、、Ｑｚのソース領域とのコンタク
トを黒四角で示す。配線ＮＳＡはアルミ配線で、センス
動作時に大電流が流れるので幅を広（とっである、この
配＞ｉ　Ｎ　Ｓ　Ａの下にも導電層板５ｂｏｔ設けてお
くと、シールド効果は一層有効である。

このノールト板（導電層板）のため、センスアンプ近傍
のビット線間寄生結合容量は実質的になくなり、隣接ビ
ット線の電位変化による誤動作の可能性ば殆んとなくな
る。

ＤＲＡＭのスタックドキャパシタ型メモリセルは第４図
Ｃａ）に示す構成をしている。この図でトレイン領域Ｄ
、ソース領域Ｓ、ワード線■Ｌ（ケート電極）がトラン
ジスタＱ３を構成し、セルプレートＣＰと蓄積電極ＳＥ
がコンデンサＣ３を構成する。

このように従来のスタックドキャパシタセルでは、ＭＯ
ＳトランジスタＱ３を形成しその上に乗る如く蓄積キャ
バノタＣ３を形成し、これらを覆うよつにヒ、ノド線Ｐ
、Ｌを形成する。これに対して第４図（ｂｌ＋の構造で
は、ＭＯＳトランジスタＱ３を形成したのち、ビット線
ＢＬを形成し、然るのちビットｔの隙間を縫うよつにス
ルーホールＴｌ（をあけ、Ｍ　積ｔ　極ｓＥをビット線
の上に置く、これに件ないセルプレートＣＰはセルアレ
イ領域つ一枚の電極板になり、ビット線の上に位置する
。なお第４図３ｊａ３　ＣｂＩとも、特に符号などを付
けて明示しないが、ＳＥ　　ＷＬなとの周囲には絶縁層
かある。

セルプレートがセルアレイを覆つ第４図閲のセル構造で
あると、第３図のビット線延長部ＣＬを覆っ導電層板Ｓ
ＬＤを該セルプレートと一体化する構造は製作容易であ
る。即ちこの場合はセルフ。

レートを全面に形成したのち、セルアレイたけでなく、
ビ・ット線延長部にも残るよっにバターニングすればよ
い。第４図３ａｊの構造では１．セルプレートはビット
線の下にしかないため１、これをビット線延長部まで延
はしてもシールド効果は薄い２この場合ばビット線の下
面を覆うたけで、第２図のよっにビット線の上面と左　
右側面の３面を覆っことにならないからである。

第５図の実施例では導電層板ＳＬＤはセルプレートＣＰ
とは別にし、そしてセルプレートとは異なる電源本例で
はグランドへ直接接続している。

ＳＬＤをＣＰと別にすればセル構造が第４図（ａｊ　ｔ
ｊｂｊいずれであってもよい。なお本例ではやはり第４
図３ｂ）の構造とし、従ってＳＬＤはＣＰと同し材料、
同しＴ−程で作りれ、同一層にあって唯、パターン的に
分離されているたけである。

導電層板ＳＬＤとセルプレートＣＰとを分離することは
、ビット線のりストア電圧とセンスアンプの動作振幅が
異なるとき、有効である。たとえばビ・ノド線のリセッ
ト電圧は０．８Ｖ、　リストア電圧つまりｌレベルのセ
ルの再書き込み電圧は１．６Ｖの設計とする。センスア
ンプのリセットレベルはビット線と同じであり０．８Ｖ
である２　しかし、データバス（図示せず）への駆動を
強力にするため、センスアンプの駆動を外部電源の３，
３Ｖから直接行っ。このため、センスアンプはｌレベル
として３，３Ｖまで増幅する。ビット線へのりストアレ
ヘルはＱｓ＋Ｑ、のケート電圧で１．６Ｖに制限するわ
けである。この結果、センスアンプ近傍のピント線の平
均的電圧はリセット時に０．８Ｖであったものが、セン
ス動作後にＧ工１．６５　Ｖに上昇する（３．３／２＝
１．６５Ｊっこのためセンスアンプ近傍のシールド板は
、ビット線とシールド板の結合容量を通じてリセット時
に対して電位か若干上昇する雑音電圧を受ける２従って
これをセルフ“レトと共通にしていると、セルフ−レー
トかハンプノイズを受けた状態になり、セル内の電荷の
変調をきたす恐れかあるが、別にしておけはこの恐れは
ない。

第５回では導電層板ＳＬＤは直接別電源（ニーではグラ
ンド）へ接続するが、これは第６図（ａｊに示すよっに
抵抗Ｒを通して接続してもよい、このように抵抗を入れ
る目的は、センスアンプ゛が動作し７たときにシールド
板ＳＬＤに与える雑音か直接電源に流れ込むと電源を通
して他の回路への雑音信号となる恐れかあるため、抵抗
Ｒと寄生容量ＣＢＳＸｎのＣＲ時定数で雑音の波形を鈍
らせて影響をなくすことである。この場合でも、ＣＲ時
定数はＲＡ　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏ
ｂｅ）サイクルタイムの半分よりも小さい程度になる抵
抗値である必要がある。なぜならばあるビット線がシー
ルド板に与えた雑音信号が隣のビット線に行かずに然る
べき電源に流れてくれることがシールド効果になるため
であり、過剰に大きい抵抗はシールド効果を減殺する。

抵抗Ｒは特別に設ける代りに、導電層板ＳＬＤを多結晶
シリコンなどの抵抗の高い材料で作って、その抵抗を利
用してもよい。

また導電板ＳＬＤを直接または抵抗を介して別電源へ接
続する代りに、第６図（ｂ）に示すようにトランジスタ
Ｑ７を介して別電源（こ＼では接地）へ接続するように
してもらよい２このトランジスタＱ７のケートにはＲＡ
Ｓバー信号より遅延させて作ったクロックφ３．が与え
られる。このφＳ、ばセンスアンプ活性化クロックに対
して数ナノ秒遅れて変化するものである。センス動作の
初期はＱ７はオン状態でありシールド板は電気的に接地
されているのでビット線が与える寄生結合雑音はシール
ドされる。センスアンプが安定化するまで増幅動作が進
んた段階でφ８．は遷移し、Ｑ７はオフするため、シー
ルｌ”！＆ＳＬＤはフローティング状態になる５なおＱ
、には並列にＲがあるが、これはなくてもよいものであ
る、即ち、設けたとしてもＲの値は、下限は全ビット線
とシールド板の結合容量ＣＢＳＸｎ　（ｎはビット線の
本数）とＲの積で表される時定数がメモリのＲＡＳサイ
クル時間の半分よりも同等以上になることで、上限は実
質的になく、無限大つまりＲがなくてもかまね居い。

こっすることによって、シールド板は実質的にフローテ
ィング状態になりビット線延長部分との結合雑音を受け
れはそれに応して電圧が変化する５センスアンプの状態
が確定すれは雑音に対して強くなっており、シールド板
の存在は必要ない。センスアンプ近傍の平均電位かりセ
ノトレヘルの０８■か６１．６５ＶＱこ上昇するに従い
、フローティング状態のシールド板の電位もこれに引き
ずられるように上昇する。ＲＡＳサイクルが終了し、セ
ンスアンプが１，６シにリセットされればシールド板の
電位も引きずられて下降し、もとのＯＶ４こもどる５こ
っすればシールド板の電位変化によってセンスアンプ周
囲のビット線の平均電位変化に伴っ当該配線容量の充電
放電による電荷は接地配線に流れ込まず、この部分の電
力消費がなくなる。

すなわち千ツブの消費電力を少なくできるっ第６図（ａ
ｉ　ＬこＲＡＳとφ３．の時間関係を示す、また同１ｊ
ｂ）にセンスアンプＳ　、Ａの出力とビット線Ｐ、Ｌの
電位変化を示し、“′】“ばデータ１側を示す。

データ“′０°”側は下方に凹む実／点線曲線である。

更乙コ同ＦＣ＞は導電層板ＳＬＤの電位変化を示す、φ
。

かしてＳＬＤかフロー子インクになる間、電位ヒ昇があ
る。

導電層板ＳＬＤば、ビット線延長部Ｃしたけでなく、セ
ンスアンアＳＡ部を覆らように設けてよい、この場合を
第７図に示す、ＳＬＤば配線ＮＳＡの下部を通ってＳＡ
部に延長する。勿論、ＳＡのトランジスタＱ、、Ｑｚの
ソースと配線ＮＳＡとのコンタクト部（黒四角うは空け
ておく、このＳＬＤの別型ａ（例えはクランド〕への接
Ｍモ第５図、第６図のいずれかとする。また導電層板Ｓ
ＬＤは第３図のよっにセルプレート〔：Ｐと一体化して
もよく、この場合セルプレートはビ・ノド線延長部およ
びセンスアンプ部へ延びることになるっ第８図も第７メ
と同じであるが、メモリセルＭＣの構造を詳細に示す。

）状の領域はアクティフ領域ＡＲで、この部分にメモリ
セルのトランジスタが形成されるっ　ｌ領域Ａｌｌこ２
メモリセルか形成され、これりのトランジスタのトレイ
ンとビット線ＢＬとのコンタクト（黒丸）は共用である
。

白丸部分にキャパシタが形成される。このメモリセル構
造は第３図等のそれでもある。

対比用に、第９図に従来例を示す２図示のよりにセルプ
レートＣＰはセルアレイで終り、ビット線延長部ＣＬに
はシールド層はない□ 〔発明の効果〕 以上説明したように本発明ではセンスアンプとビット線
の接続部分についてもシールド板を設けるといつ手段で
相互干渉を除去したので、高集積度ＤＲＡＭでも誤動作
を回避でき、平面的なスペースは必要としないので集積
度の低下を招くことはない、等の利点が得りれる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は第１１］のＡ−Ａ線の断面図、第３０は本発明
の実施例１を示す平面図及び回路回、 第４図はスタ、クトキャパシタセルの説明図、第５Ｖば
本発明の実施例２を示す平面図皮ひ回路圓、 第ｂＶｌ；ｊ第、５図とは異なる回路例を示す回路図お
よびタイムナヤート 第７圀は導電層板の他のパターンを示す平面図第８図は
第７図のセルアレイの詳細を木下平面図 第９図は従来例を示す平面図である２ 第１ＶでＳＡはセンスアンプ、ＭＣＡＨメモリセルアレ
ー　ＲｌＬ　　日、Ｌばビット線、ＷＬはワード線、（
二りはビット線延長部分、ＳＬＤは導電層板である５ 出　暉　人　富士通株式会社 代理人弁理士　　青　　柳　　　　　　打法 本発明の１９埋し］ 第１図 第１図のＡ−Ａ線の断面ノ 第２凹

Claims (1)

1. 【特許請求の範囲】 １、センスアンプ（ＳＡ）とメモリセルアレー（ＭＣＡ
   ）内のビット線（ＢＬ、■■）とを接続するビット線延
   長部分（ＣＬ）の配線に、絶縁層を介して、該配線間の
   寄生結合容量を減少する導電層板（ＳＬＤ）を被着した
   ことを特徴とする半導体記憶装置。 ２、導電層板はＤＲＡＭ型メモリセルのセルプレート（
   ＣＰ）とは別であり、そして該セルプレートとは別の、
   アースを含む電圧源に直接または抵抗を介して接続され
   たことを特徴とする請求項１記載の半導体記憶装置。 ３、メモリセルは、ビット線の上に絶縁層を介してセル
   プレートが形成される構造を有するスタックトキャパシ
   タ型であり、導電層板は該セルプレートと一体であるこ
   とを特徴とする請求項１記載の半導体記憶装置。 ４、導電層板は、スイッチ手段（Ｑ＿７）によってアー
   スを含む電源に接続されており、該スイッチ手段は、セ
   ンスアンプの活性化以後、センス動作の終了以前にオフ
   し、センスアンプがリセットされてからオンすることを
   特徴とする請求項２記載の半導体記憶装置。 ５、センスアンプ部と、センスアンプとメモリセルアレ
   ー内のビット線とを接続するビット線延長部分に、絶縁
   層を介して、ビット線間の寄生容量結合を減少する導電
   層板を被着したことを特徴とする半導体記憶装置。