TWI400789B - 半導體裝置 - Google Patents

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Ryuichi Okamura
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Description

半導體裝置
本發明係關於一種半導體裝置，尤其關於一種具有例如一倒裝片焊墊等等之一電極焊墊與一電容元件之半導體裝置。
【交叉參考之相關申請案】
本申請案係基於日本特願第2006－71,089號，其內容係併入於此作為參考文獻。
近年來的半導體裝置之規模增加與集積度增加都有進步，且信號焊墊之數目與電源焊墊之數目增加。又，在裝置之操作速率增加的情況之下，在半導體裝置與安裝基板或封裝基板之間的例如阻抗匹配等等之裝置的電氣特徵方面的改善係更為重要。一種倒裝片安裝變成用以解決此種問題之措施之主流。倒裝片安裝係為一封裝機構，其可達成配置橫越過此半導體裝置之整體表面之焊墊，更明確而言，可配置多重焊墊。又，此倒裝片安裝可提供一種遍及此受封裝基板或封裝基板之裝置之改善的電氣特徵。
圖11係為顯示一種習知之倒裝片焊墊(亦以FCPAD表示)之構造之剖面圖。圖11所示之倒裝片焊墊係依據下述程序而形成。
首先，一層間膜203與一最上層配線205係形成於具有複數個半導體元件與形成於其中之複數個配線之一個半導體基板201上，而用以保護此等半導體裝置之一覆蓋膜207係形成於其上。接著，只有連接至此倒裝片焊墊211之此覆蓋膜207之最上層配線205上之一部分係選擇性地被移除以提供延伸通過此覆蓋膜207之一焊墊孔217。
然後，此倒裝片焊墊211係選擇性地形成於一區域中，用以形成此焊墊孔217及其附近。一焊球213係依序地選擇性地形成於此倒裝片焊墊211上。最後，雖然其未顯示於圖11中，但在此受封裝基板或此封裝基板之側邊上的此等端子係連接至此焊球213用以完成此倒裝片封裝。
同時，半導體裝置之規模增加，集積度增加以及操作速率增加都有進步，而電路操作上由於例如串音等等之功率/信號方面之雜訊的缺陷變成比以前更嚴重的議題。對於此等議題之對策係採取於半導體裝置上形成一電容元件，並於電源等其他需要部分加設電容，以抑制雜訊。此外，用以形成一電容元件之製程包含利用半導體基板之製程與利用一配線過程之製程，且近年來，常經由利用此配線過程之此製程製造一種金屬－絕緣體－金屬(MIM)電容，其提供相當高度之設計彈性與較高度之電容。
關於此電容元件之典型之習知技術包含說明於日本特開平第10－313,095號(1998)、日本特開第2002－353,328號、日本特開第2004－266,005號、日本特開第2001－313,372號、日本特開第2002－57,291號以及日本特開平第8－186235號(1996)中之技術。
一種用以在焊墊之下形成電容之技術係說明於日本特開平第10－313,095號中。圖12A與12B係為顯示揭露於日本特開平第10－313,095號之裝置之構造圖。
在圖12A與12B之構造中，作為電容薄膜之二氧化矽膜3係形成於一井14上，此井14係形成於一單晶矽基板1中，且在普通情況下將被採用為一閘電極之一第一多晶矽配線4係形成於其上以形成一電容元件。又，一接觸孔7、一第一(鋁)金屬配線8與一第二(鋁)金屬配線9係形成於第一多晶矽配線4上，而一鋁焊接部16係設置於其上以在一焊墊之下形成一電容元件。
然而，在圖12所示之構造中，沒有電晶體或沒有配線可被形成於具有在上面形成有電容之部分上。因此，近來常採用經由配線製程而形成之MIM電容。
圖13係為顯示日本特開第2002－353,328號所說明之MIM電容之構造圖。圖13所示之構造涉及在用以形成一下層配線層2A之製程中，形成於一多層薄膜中之一下層金屬層2B亦同時被圖案化，且一介電材料層3A係形成於其上。又，一上覆蓋金屬層4係形成於其上，並選擇性地被圖案化以形成在下層金屬層2B與上覆蓋配線層4之間的一電容元件。然後，形成提供在各條配線之間以及在電極之間的連接之通道孔7a至7d與11a，配線7A至7D與11，以及上部配線層9A至9C。
圖14係為顯示日本特開第2004-266,005號所說明之MIM電容之構造圖。在圖14所示之構造中，形成一第一鋁配線3與一抗反射薄膜4，然後，形成一第二絕緣介層5。接著，一普通接觸插塞82係被開啟以暴露第一鋁配線3之一表面，而一電容之一上部電極81係被開啟以暴露抗反射薄膜4之一表面。
然後，以阻障金屬7與金屬電極填滿各個開口部，且更進一步使一第二鋁配線10形成於其上。這提供經由接觸插塞82之在第一鋁配線3與第二鋁配線10之間的連接，而由抗反射薄膜4之一氮化鈦(TiN)層41與一氮氧化矽(SiON)層42所構成之具有一電容薄膜之一電容元件係形成於第一鋁配線3與上部電極81之間。
又，一種依據金屬鑲嵌製程而藉由採用一銅配線製程來用以在金屬層之間形成MIM電容之技術，係說明於日本特開第2001-313,372號中。吾人可能考量到此種技術係為日本特開第2004-266,005號所說明之技術之一進階版本。雖然日本特開第2004-266,005號所說明之技術具有經由單一的金屬鑲嵌製程用以形成連接上板與下板之接觸插塞以及用以形成上覆蓋板之各別製程，但是日本特開第2001-313,372號所說明之技術具有經由一雙嵌刻製程用以同時形成接觸插塞與上覆蓋板之單一製程。又，雖然日本特開第2004-266,005號所說明之技術包含連接至上覆蓋層之一配線之上板，但日本特開第2001-313,372號所說明之技術包含連接至下層配線之上板。
日本特開第2002-57,291號說明一種用以在一連接焊墊之上形成重配線，然後於其間形成一電容元件之技術。
日本特開平第8-186235號說明一種用以在不同基板上形成一記憶體單元電晶體與一記憶電容器，然後，接合這些基板以形成一動態隨機存取記憶體(DRAM)之技術。在這種DRAM之電路構造中，一記憶電容器之其中一個端子係連接至一記憶體單元電晶體，而另一個係接地。
然而，在上述列出的相關技藝文件所說明的各個技術中，仍有下述改善的空間。
首先，在日本特開平第10－313,095號所說明之技術中，因為電容係形成在焊墊之下，所以沒有電晶體或沒有配線可被形成於所欲形成此電容之部分上。又，電容係形成於矽基板上，因此，電容的增加導致晶片面積的增加。又，近年來隨著此等配線之層數增加之趨勢，利用基礎製程而形成之電容元件與直接配置在其上的焊墊之直接連接可減少用以設計此等配線之彈性程度，從而並不實際。
又，在日本特開第2002－353,328號所說明之技術中，另一個電極層係形成於此等配線層之間以作為上部電極，從而這需要複雜的構造與製造條件，亦需要增加操作之數目。
又，在日本特開第2002－353,328號所說明之技術中，下層配線係使用於電容之下部電極。又，在日本特開第2004－266,005號所說明之技術中，上覆蓋配線與接觸插塞係使用於此電容之上部電極，而下層配線係使用於下部電極。在這些構造中，沒有配線可被延伸經由這部分，藉以減少設計之彈性程度。又，電容的增加導致佔據此配線之面積之此等電容之面積比率的增加，更進一步使一配線之一配線能力與調節能力惡化，俾能使晶片面積與配線之數目增加。
在日本特開第2004－266,005號所說明之技術中，因為MIM電容係在不需要在此等配線層之間形成另一層而藉由形成待與接觸插塞共面的上部電極來達成，如上參考圖14所述，所以相較於日本特開第2002-353,328號之構造(圖13)之下，可更簡化此構造。然而，因為上部與下部配線層係使用於圖14所示之構造的電容之此等電極，所以對於配線設計之限制會提高，且電容的增加導致晶片尺寸的增加及/或配線數目的增加。
又，在日本特開第2001-313,372號所說明的技術具有類似於在日本特開第2004-266,005號所說明的技術之問題，其乃因為上板與下板係藉由添加在配線中之一板層或採用一配線本身而形成。又，當下板係被採用作為一連接焊墊時，一額外上覆蓋板層係形成於此連接焊墊上，從而需要用以形成一導電層之額外操作。
在日本特開第2002-57,291號所說明之技術中，電容元件係形成於電極焊墊上，而電極焊墊係設置於沈積在絕緣介層上之一保護薄膜上，且構成電容元件之介電材料係設置在電極焊墊之上，又，另一個導電薄膜係設置於其上。因此，添加含有此電容元件之導電薄膜之此層導致在日本特開第2002-57,291號所說明之技術中之一複雜製程。
又，在日本特開第8-186235號所說明技術中，一記憶電容器段與一電晶體段係各別被製造，且此兩段係藉於其間之一隆起部而接合，因此，對準用以接合之此兩段是複雜的。又，有可能會有導致此等基板之間的不對準之憂慮，其導致製造良率之降低。
依據本發明之一個實施樣態，係提供一種半導體裝置，其包含：一個半導體基板；一絕緣介層，設置於該半導體基板上；一多層配線，埋入該絕緣介層中；一電極焊墊，其被設置成俾能面對該多層配線中之一最上層配線之一上表面，並具有安裝於其上之外部連接用之隆起電極；以及一電容絕緣膜，設置在該最上層配線與該電極焊墊之間，其中該半導體裝置包含一電容元件，其係由該最上層配線、該電容絕緣膜與該電極焊墊所構成。
在相關技藝之說明中，上述參考圖11之習知之倒裝片焊墊211係使用於安裝一焊球以供倒裝片連接。因此，不可避免的是倒裝片焊墊211係電連接至最上層配線205。又不可避免的是習知之倒 裝片焊墊211不具有作為一電容元件之功能。
反之，在本發明之半導體裝置中，一電容係形成於最上層配線與電極焊墊之間。藉由這種構造，一電容可被形成於半導體裝置中之基本元件之間，而沒有附帶具有用以形成一電容之一新的導電層之需求。因此，可避免藉由提供一電容元件之製程之複雜化。又，因為一電容可被形成於在最上層配線之上的一空間區域中，所以此空間區域可被有效利用以提供一電容元件，同時確保此裝置設計之一定程度之彈性，且可容易地促進其電容更進一步的增加。又，因為作為電容元件之下部電極之功能的最上層配線可被利用作為本發明之一電源線，所以可達成此裝置之元件之電源的穩定操作。
於此，構成電容元件之電極焊墊若為設置外部連接用之隆起電極於其上的構成，其上安裝或不安裝隆起電極均可。
因為依據本發明之裝置包含由如上所述之最上層配線、電容絕緣膜與電極焊墊所構成之電容元件，所以在最上層配線之上的區域可被有效利用以提供電容元件，同時抑制用以製造此等半導體裝置之製程的複雜化。
現在將參考例示實施例說明本發明。熟習本項技藝者將認定多數替代實施例可藉由利用本發明之教導而達成，且本發明並未受限於企圖解釋所顯示之此等實施例。
依據本發明之較佳實施例將參考附加圖而更詳細說明如下。在所有圖中，相同的數字係被指定給通常出現在此圖中之元件，且將不會重複其詳細說明。
(第一實施例)
圖1係為顯示本實施例之一種半導體裝置之構造之剖面圖。
圖1所示之一種半導體裝置100包含：一個半導體基板(矽基板101)；一絕緣介層(層間膜103)，設置於矽基板101上；一多層配線，埋入層間膜103中；一電極焊墊(倒裝片焊墊111)，其被設置成俾能面對多層配線中之一最上層配線105之一上表面，並具有一隆起電極(焊球113)以供安裝於其上之一外耦合部用；以及一電容絕緣膜(電容薄膜109)，設置在最上層配線105與倒裝片焊墊111之間。在半導體裝置100中，焊球113係接合至倒裝片焊墊111。
半導體裝置100包含一電容元件110，其係由最上層配線105、電容薄膜109與倒裝片焊墊111所構成，而一電容係形成於最上層配線105與倒裝片焊墊111之間。
半導體裝置100包含覆蓋層間膜103之一上部之一第一絕緣膜(覆蓋膜107)，並在面對最上層配線105之上表面之一區域之一覆蓋膜107中設有一凹部(窗孔區域115)。
覆蓋膜107之厚度係在此區域中被局部減少用以形成窗孔區域115，而在具有減少厚度之此區域中之覆蓋膜107構成電容薄膜109。形成於最上層配線105與倒裝片焊墊111之間的電容薄膜109係藉由蝕刻覆蓋膜107而形成，而電容薄膜109係選擇性地形成於此區域中用以形成在最上層配線105與倒裝片焊墊111之間的電容。
覆蓋膜107係譬如形成有一材料，其係與供層間膜103用之材料不同。於本實施例中，層間膜103係為包含矽之一絕緣膜，而覆蓋膜107與電容薄膜109係為例如一聚醯亞胺薄膜等等之有機樹脂膜。覆蓋膜107作為一保護薄膜，而其具有減少厚度之區域亦作為電容薄膜109。在半導體裝置100中，保護薄膜與電容薄膜109係形成以成一體且連續。
倒裝片焊墊111具有一電極焊墊之構造，其提供其他基板上之矽基板101之一倒裝連接。倒裝片焊墊111係設置在覆蓋膜107之上，並構成電容元件110之一上部電極。倒裝片焊墊111係被設置成俾能覆蓋窗孔區域115之一內部壁面並延伸至窗孔區域115之外部。又，在倒裝片焊墊111之上部未包含重配線層。
倒裝片焊墊111係由包含例如，鎳(Ni)、銅(Cu)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鉭(Ta)、氮化鉭(TaN)等等之一金屬之一導電薄膜所構成，或由這些薄膜之多層薄膜所構成。倒裝片焊墊111之材料可能與最上層配線105之材料不同。這提供顯現與倒裝片焊墊111之焊球113之較佳的黏著性之一材料之一增加的選擇性。
焊球113之材料譬如可能是鉛(Pb)與錫(Sn)之合金、銀(Ag)與Sn之合金等等。雖然採用供安裝於倒裝片焊墊111上之隆起電極用之焊球113之構造係顯示於本實施例與下述實施例中，但隆起電極之材料並未受限於焊料。
構成電容元件110之最上層配線105譬如可能是一電源配線(VDD)或一接地配線(GND)。又，構成電容元件110之最上層配線105可能是一信號配線。
圖1所示之半導體裝置可能譬如經由下述製程而形成。
首先，層間膜103係形成於矽基板101上，此矽基板101具有形成於其上之複數個預定的半導體元件、配線與電路，然後，最上層配線105係形成於這種層間膜中。最上層配線105譬如可能是由鋁(Al)、Cu與其合金所構成之一層以及由Ti、TiN、TiW、Ta、TaN等等所構成之一層之一多層薄膜。
用以保護半導體元件之覆蓋膜107係形成於最上層配線105上。接著，具有用以在作為一開口部分之最上層配線105之上形成電容之一區域之一光罩(未顯示)係形成於覆蓋膜107之上表面上。覆蓋膜107包含從開口部分露出之區域中之一減少厚度，俾能形成作為電容薄膜109之功能的一較薄區域，並形成具有較薄區域之上表面之一下表面之開口區域115。
接著，倒裝片焊墊111係形成於開口區域115上。於此情況下，倒裝片焊墊111係形成以從開口區域115之一內部壁面延伸遍及開口區域115之一外部。
然後，用以提供一耦合至受封裝基板或封裝基板之焊球113係形成於倒裝片焊墊111上。
圖1所示之半導體裝置係依據上述程序而獲得。在這種程序中，電容薄膜109係形成於倒裝片焊墊111與最上層配線105之間，用以形成電容元件110。
又，因為於本實施例中，覆蓋膜107之厚度係被局部減少以作為電容薄膜109，所以本實施例之裝置可藉由只調整上面參考圖11所述之習知之半導體裝置之覆蓋膜之一適當的開口狀況而容易被獲得。
於本實施例中，採用設置在矽基板101之上的倒裝片焊墊111，俾能使電容元件110可形成一最小數目之操作。於此情況下，此電容可藉由只改變用以蝕刻覆蓋膜107之一條件而形成，而沒有添加用以提供一電容元件之新的導電層之需要。因此，可達成此製程之簡化。
圖15係為顯示具有在此等配線層之間的專用電容電極之一個半導體裝置之構造之一例示實施例之剖面圖。圖15所示之構造係依據下述程序而形成。複數個下層配線311係形成於一個半導體基板310上。接著，一層間膜312係形成於其上。又，一電容下層電極313與一電容薄膜314係形成於其上，並被圖案化。一電容上層電極315係選擇性地形成於其上，而一層間膜316係形成於其整體表面上。其次，一所需部分係被開啟以形成一接觸插塞317用以提供一耦合至一上部電極，一上覆蓋配線318係形成於其上，所形成的配線係被圖案化，以及一層間膜319係形成於其整體表面上。
相較於揭露於上述日本特開第2002－353,328號與日本特開第2004－266,005號之技術之下，因為此等專用電容電極係不需要利用一配線以供圖15所示之例示實施例中之一電極用而形成，所以減少對於此等配線之設計之限制，且由於電容的增加，可相當程度地減少晶片尺寸的增加以及配線層之數目的增加。然而，因為上部與下部電容電極與專用層係形成於此等配線層之間，所以此構造與製造條件是複雜的且所需操作之數目亦會增加。
反之，相較於用以形成在此等配線層之間的此等專用電容電極之構造之下，依據本實施例，可達到裝置構造與製程之簡化。
又，因為於本實施例中在最上層配線中之一空間區域可被有效利用為一電容，所以電容配置區域之設計可能在完成包含最上層配線之所有元件之設計之後被提供，因此，不需要考慮由於配置此等電容之位置之設計限制等等，其對設計此等配線及/或此等元件方面之撓性程度沒有提供抑制。
圖16係為顯示更包含一倒裝片焊墊用以提供圖1所示之半導體裝置100之倒裝接合之一例示實施例。在圖16所示之構造中，倒裝片焊墊111係設置於最上層配線105上之一某個區域中，而倒裝片焊墊131係設置於其他區域中。倒裝片焊墊131係電連接至最上層配線105。倒裝片焊墊131係為一電極焊墊，其係能夠在矽基板101係倒裝接合至另一個基板時，將設置於另一個基板中之一電極電氣耦合至最上層配線105。
於此情況下，因為構成電容元件110與倒裝片焊墊131之倒裝片焊墊111可利用相同操作而同時形成，所以可減少由提供電容元件110所導致的製程之複雜化。
又，此等倒裝片焊墊111通常配置在矽基板101之上，用以形成具有相等間隔之一類格點圖案或一類陣列圖案或與一預定配置規則一致。在沒有改變用以配置此等倒裝片焊墊131之規則之需求的情況下，此等倒裝片焊墊111係配置於無須配置用以提供一普通耦合之倒裝片焊墊131之一空間區域中。因此，此等倒裝片焊墊111之存在對用以提供在其周邊之一普通耦合之此等倒裝片焊墊131之配置不會有相反影響。於本實施例中，空間區域係被有效利用以提供高容量電容元件110，並可達到簡化製程，確保設計彈性並促進電容的增加。
除了上述以外，雖然具有剛好一個倒裝片焊墊131與剛好一個倒裝片焊墊111之構造係顯示於圖16中，但可在矽基板101之上提供一預定數之焊墊。因為安裝於其上之倒裝片焊墊111之數目可被自由決定在一可允許範圍之內，所以可促進電容值之上升與下降。又，因為倒裝片焊墊111係在擴散程序之最終操作中被製造，所以當改變及/或修正係在完成設計之後被要求時，就可容易達到電容值之改變及/或修正。
又，雖然構成電容元件110之倒裝片焊墊111之一二維幾何形狀係與連接至封裝基板之焊墊之倒裝片焊墊131之一二維幾何形狀相同之構造係顯示於圖16中，但這些二維幾何形狀可能不同的，如後來在第十實施例之說明中所討論的。
又，藉由提供本身具有電容之倒裝片焊墊111，就可利用不會擾亂本實施例之一設計彈性之一簡單製程來形成容易提供一增加電容之電容元件。又，亦可促進電容值上升與下降或改變。又，構成電容元件110之倒裝片焊墊111亦具體形成以作為一信號輸入焊墊或一電源焊墊之功能。
又，因為於本實施例中，最上層配線105可被利用作為一電源線，所以可達到立即的電源供應並可確保穩定的電位。因此，可藉由採用電容元件110來抑制電路操作由於雜訊所產生之缺陷。
又，在半導體裝置100中，倒裝片焊墊111係具體形成以覆蓋窗孔區域115之一內部壁面並延伸至在窗孔區域115外部之覆蓋膜107。因此，當焊球113係接合於倒裝片焊墊111時，相較於上述所列文獻所說明之此等構造之下，焊球113可更確實被安裝在用以形成倒裝片焊墊111之一區域之內。因此，藉由與覆蓋膜107接觸之焊球113，可更有效抑制由於焊球113中之金屬之擴散的污染等等。
又，因為本實施例利用倒裝片焊墊111作為一上部電極，所以相較於日本特開平第8－186235號所說明之技術(其包含必定連接至接地端之記憶電容器之其中一個端子)之下，倒裝片焊墊111可被連接至除了接地端以外之一期望電位。
雖然於本實施例中說明了覆蓋膜107與電容薄膜109採用例如一聚醯亞胺薄膜等等之有機樹脂膜之例示實施例，但在此構造中可取得的薄膜可包含複數個絕緣膜(包含矽等等)，例如二氧化矽膜、氮化矽膜、氮氧化矽膜、碳化矽膜、碳氮化矽膜等等，亦可採用這種薄膜之一單一薄膜或兩個或兩個以上的上述薄膜之一多層薄膜。
在下述實施例中，將焦點聚集在與第一實施例不同之特徵作說明。
(第二實施例)
圖2係為顯示本實施例之一個半導體裝置之一構造之剖面圖。除了不同的絕緣膜係分別被使用於電容元件130之覆蓋膜107與電容薄膜119以外，圖2所示之一個半導體裝置120之基本構造係類似於在第一實施例(圖1)中所說明之半導體裝置100之構造。
又，形成於覆蓋膜107中之凹部係對應至延伸通過半導體裝置120中之覆蓋膜107之一貫通孔(焊墊孔117)。半導體裝置120包含覆蓋這種貫通孔之一內部壁面之一第二絕緣膜(電容薄膜119)，而倒裝片焊墊111係設置於電容薄膜119上。
焊墊孔117係為設置於待形成電容元件130之一區域中之覆蓋膜107中之一通道孔。
於本實施例中，覆蓋膜107可能由一保護薄膜所構成，而保護薄膜係由例如聚醯亞胺薄膜等等之一有機樹脂膜所組成。又，電容薄膜119係由譬如與覆蓋膜107之材料不同之材料所構成。於本實施例中，電容薄膜119可能由譬如一高介電常數薄膜所構成。
於此，高介電常數薄膜係為顯現比氧化矽更高的特有的介電常數之一薄膜，且可能採用所謂的"高k薄膜"。高介電常數薄膜可能由顯現6或更高的特有的介電常數之一材料所構成。更明確而言，高介電常數薄膜可能由一材料所構成，此材料包含選自於由鉿(Hf)、鉭(Ta)、鋯(Zr)、鈦(Ti)、鎢(W)、錸(Re)、鋱(Tb)與鋁(Al)所組成之一群組之一個或多個金屬元件，而亦可採用包含上述金屬元件之一薄膜、一合金膜、一氧化膜、一矽酸鹽膜與一碳膜等等。可能單獨採用這些薄膜之其中一個，或亦可由兩個或兩個以上的這些薄膜之一組合所構成之一多層薄膜。
圖2所示之半導體裝置係依據下述程序而形成。最上層配線105上之覆蓋膜107係藉由採用第一實施例中所說明之製程而形成。然後，在用以形成一電容元件130之一區域中，配置在最上層配線105上之覆蓋膜107之一部分係選擇性地被移除以建立一開口部。於本實施例中，延伸通過覆蓋膜107之焊墊孔117係藉由用以形成如上所述之半導體裝置之焊墊孔217(參見圖11)之製程而在建立此種開口部期間形成，用以暴露最上層配線105之一上表面。
接著，用以構成電容薄膜119之一絕緣膜係形成於覆蓋膜107之整個上表面上，然後，絕緣膜係被圖案化，俾能使絕緣膜之複數個部分係選擇性地被殘留在除了電容器形成區域及其附近以外之區域。這提供形成覆蓋焊墊孔117之一下表面之電容薄膜119。
然後，在形成倒裝片焊墊111之後的製程係藉由採用上述第一實施例中之製程而實施。
如上所述，本實施例涉及在建立覆蓋膜107中之開口部之後，電容薄膜119係利用與覆蓋膜107之製程不同的製程而形成，且電容薄膜119係選擇性地形成於用以形成在最上層配線105與倒裝片焊墊111及其附近之間的電容之部分中。
因為於本實施例中，此電容係形成於倒裝片焊墊111與最上層配線105之間，所以亦可獲得第一實施例中可獲得的有利的效應。
又，因為於本實施例中，可獨立於選擇供覆蓋膜107用之材料而任意地選擇電容薄膜119之材料，所以可將電容元件之電容值建立成具有一較高撓性度之一期望值。又，一高k電容薄膜等等係使用於電容薄膜119，因此可容易達到較高的電容元件130之電容。
此外，又於本實施例中，倒裝片焊墊111係被具體形成以覆蓋焊墊孔117之一內部壁面並延伸焊墊孔117在覆蓋膜107上。又，於本實施例中，電容薄膜119係被具體形成以覆蓋焊墊孔117之一內部壁面並延伸焊墊孔117在覆蓋膜107上。因此，抑制焊球113與覆蓋膜107接觸可更進一步受到確保。因此，由焊球113中之金屬之一擴散所導致的污染等等可更進一步受到有效抑制。
雖然包含由一高介電常數薄膜所構成之電容薄膜119之例示實施例係說明於本實施例中，但電容薄膜119可取得的薄膜之具體例子包含二氧化矽膜、氮化矽膜、氮氧化矽膜、碳化矽膜、碳氮化矽膜、聚醯亞胺薄膜等等，且亦可採用這種薄膜之一單一薄膜或兩個或兩個以上的上述薄膜之一堆疊薄膜。又，亦可與上述高介電常數薄膜接合採用這些薄膜。
又，此外可使用上述第一實施例中之此等薄膜以供覆蓋膜107用。
在下述實施例之間，第三至第八實施例表示例示實施例之說明，於其中一電容元件中之一電容薄膜係為具有減少厚度之覆蓋膜107之一區域，如同第一實施例中所說明之電容元件110。當然，在這些實施例中，一電容元件之一電容薄膜亦可以是設置於覆蓋膜107上之另一個絕緣膜，如同在第二實施例中。
(第三實施例)
上述實施例之構造或者可被設計成構成一電容元件之最上層配線與電極焊墊係分別連接至不同的電源電位。
舉例而言，當在倒裝片焊墊111下的最上層配線105係為一電源配線(VDD)或一接地配線(GND)時，實施下述程序。當最上層配線105係為一電源配線時，位在基板之側面的一焊墊123(其係與構成此電容之倒裝片焊墊111連接)係被指派為一接地部，而當最上層配線105係為一接地配線，位在基板之側面的焊墊123係被指派為一電源部。如上所述，最上層配線105與位在基板之側面的焊墊123(其係與面對最上層配線105之倒裝片焊墊111連接)係分別連接至不同電位之不同的電源部。
圖3係為顯示本實施例之一個半導體裝置之一構造之剖面圖。除了此半導體裝置更包含具有位在基板之一側面的一焊墊123之一基板121，且位在基板之側面的焊墊123係接合至焊球113以外，圖3所示之半導體裝置之基本構造係類似於在第一實施例(圖1)中所說明之半導體裝置100之構造。
基板121係為與矽基板101倒裝接合之基板。基板121譬如為一受封裝基板或一封裝基板。
倒裝片焊墊111可能經由位在基板之側面的焊墊123而連接至設置於基板121中之一配線(未顯示)。舉例而言，倒裝片焊墊111可能連接至設置於基板121中之一電源配線或一接地配線。又，位在基板之側面的焊墊123可能為一電源配線(VDD)或一接地配線(GND)。
圖3所示之構造係依據下述程序而製造。
直到在矽基板101上形成焊球113之製程係藉由採用上述第一實施例中之製程而實施。最上層配線105係連接至一第一電源電位。此外，準備了設有位在基板之側面的焊墊123之基板121。除了上述以外，位在基板之側面的焊墊123係連接至譬如與第一電源電位不同之一第二電源電位。
接著，設置於基板121上之位在基板之側面的焊墊123係連接至焊球113。於此時可依據焊球113之材料類型來適當決定一加熱溫度與一加熱時間。舉例而言，加熱動作係於大約200至350℃之溫度下被實施持續大約幾分鐘至數十分鐘，用以熔化焊球113，藉以提供與位在基板之側面的焊墊123之一耦合。
於本實施例中，最上層配線105係連接至第一電源電位，而連接至倒裝片焊墊111之位在基板之側面的焊墊123係連接至與第一電源電位不同之第二電源電位。因為第二電源電位並非相當於第一電源電位，所以在最上層配線105與倒裝片焊墊111之間的電容係形成於不同電位中，由電源電位之一漂移所導致的一雜訊等等可被抑制。
(第四實施例)
或者，上述實施例之構造可被設計成使一單一最上層配線係配置在整個倒裝片焊墊111之下。
圖4A與圖4B係為顯示本實施例之一個半導體裝置之一構造圖。圖4A係為一平面視圖，而圖4B係為沿著圖4A之線A－A'之剖面圖。
除了半導體裝置更包含配置在面向倒裝片焊墊111之一下表面之整個區域上之一單一最上層配線105以外，本實施例之半導體裝置之基本構造係類似於在第一實施例(圖1)中所說明之半導體裝置100之構造，如圖4A所示。這可提供在任何下表面區域之倒裝片焊墊111中之開口區域115之最大尺寸，從而使此裝置之構造係更適合用以增加電容。
(第五實施例)
本實施例係關於一種構造，於其中第一實施例之構造額外包含設置在倒裝片焊墊111之下的複數個最上層配線，而在此等最上層配線之間，係選擇此等特定配線以包含於其上之電容。
圖5A與圖5B係為顯示本實施例之一個半導體裝置之構造圖。圖5A係為平面視圖，而圖5B係為沿著圖5A之線B－B’之剖面圖。
除了最上層配線105與最上層配線125係設置於此等最上層配線之相同層中以外，本實施例之半導體裝置之基本構造係類似於在第一實施例(圖1)中所說明之半導體裝置100之構造。
當形成本實施例之半導體裝置時，首先，層間膜103係形成於矽基板101上，且矽基板101具有一個半導體元件/配線及/或形成於其中之一電路。
接著，使用於一電源配線或一信號配線並具有相當寬的橫剖面之最上層配線105，以及主要使用於一信號配線並具有一相當窄的橫剖面之最上層配線125，兩者係形成於在用以形成最上層配線成為共面關係之製成中之相同製程中。然後，形成覆蓋膜107。
然後，開口區域115係選擇性地只被形成在最上層配線105之上的區域中，用以形成覆蓋膜107之一薄型化區域。這種薄型化區域作為電容薄膜109。接著，倒裝片焊墊111係形成於電容薄膜109上。用以形成各個層及其構造之可利用的製程，係可包含在第一實施例中所說明之製程與構造。
於本實施例中，在配置在倒裝片焊墊111之下的複數個最上層配線之間，只有此等特定配線可被採用作為電容元件之下部電極。此外，這提供位於倒裝片焊墊111之下的該層之設計彈性之更進一步的改善。
(第六實施例)
本實施例係關於一種構造，於其中第一實施例中之倒裝片焊墊111之此等最上層配線係為不同電位之複數個電源配線、信號配線或其組合。
圖6A與圖6B係為顯示本實施例之一個半導體裝置之構造圖。圖6A係為平面視圖，而圖6B係為沿著圖6A之線C－C'之剖面圖。除了下述實施樣態以外，本實施例之半導體裝置之基本構造係類似於在第一實施例(圖1)中所說明之半導體裝置100之構造。
於本實施例中，面向一個倒裝片焊墊111之一最上層配線包含一第一最上層配線(最上層配線127)以及一第二最上層配線(最上層配線129)。倒裝片焊墊111與最上層配線127構成一第一電容元件，而倒裝片焊墊111與最上層配線129構成第二電容元件。最上層配線127與最上層配線129係譬如連接至不同電位。更明確而言，最上層配線127與最上層配線129係分別連接至不同電位之電源電位。
圖6A與圖6B所示之半導體裝置係譬如藉由實施下述程序而獲得。
首先，一層間膜103係形成於一矽基板101上，且矽基板101具有一個半導體元件/配線或形成於其中之電路。然後，連接至一第一電源電位之最上層配線127，以及連接至與第一電源電位不同之一第二電源電位之最上層配線129，兩者係形成於在用以形成最上層配線成為共面關係之製成中之相同製程中。
接著，覆蓋膜107係形成於層間膜103上。然後，形成開口區域115俾能延伸遍及在最上層配線127之上的一區域以及在最上層配線129之上的一區域，用以形成電容薄膜109。接著，倒裝片焊墊111係形成於電容薄膜109上。這提供形成以從在最上層配線127之上的區域延伸至在最上層配線129之上的區域之倒裝片焊墊111。用以形成各個層及其構造之可利用的製程，係可包含在第一實施例中所說明之製程與構造。
於本實施例中，通常具有倒裝片焊墊111之一上部電極之電容元件，係可被同時形成於設置在倒裝片焊墊111之下具有不同電位之複數個電源配線上。此外，這提供在倒裝片焊墊111之下的區域的設計彈性之更進一步的改善。
在上述相關技藝之說明中的日本特開第2001－313,372號所說明的技術中，係顯示出將一下板分為在構成一電容之配線之間的兩個隔片。反之，以構成一電容之上部電極(或亦即倒裝片焊墊111)顯現一焊墊功能的觀點來看，本實施例係與這種習知構造不同。又，於本實施例中，延伸在倒裝片焊墊111之下的配線之數目並未受限於兩條，而是亦可採用三條或三條以上的配線，且可能自由選擇電位，甚至可能配置一信號線。又，如後來在第九實施例之說明中所討論的，可能將一電容加至在複數個最上層配線之間的唯一一個特定最上層配線，而唯一一個特定配線亦可連接至倒裝片焊墊111。
(第七實施例)
第六實施例之構造或者可被設計成將倒裝片焊墊111連接至一第三電源電位，其係與位在基板之一側面的最上層配線127與最上層配線129不同。第三電源電位可能被選定為譬如一接地電位(GND)。
圖7A與圖7B係為顯示本實施例之一個半導體裝置之構造之剖面圖。
此半導體裝置係依據下述程序而形成。從形成矽基板101到形成倒裝片焊墊111之程序係類似於第六實施例中之程序。然後，焊球113係形成於倒裝片焊墊111上，而位在基板121之側面的焊墊123係連接至焊球113。
除了上述以外，位在基板之側面的焊墊123係連接至一第三電源電位，其係與最上層配線127之一第一電源電位與最上層配線129之一第二電源電位兩者不同，或亦即譬如為一接地電位。
依據本實施例，如圖7A所概要顯示的，電容可經由倒裝片焊墊111而同時形成在三個不同電位之間，或亦即譬如在接地與第一電源電位之間以及在接地與第二電源電位之間。又，於本實施例中，可提供在倒裝片焊墊111之下的區域之設計彈性之更進一步的改善。
(第八實施例)
第六實施例之構造或者可被設計成倒裝片焊墊111係被斷路(OPEN)，或更明確而言，倒裝片焊墊111並未連接至位在基板121之側面的焊墊123。
圖8A與圖8B係為顯示本實施例之一個半導體裝置之構造之剖面圖。雖然其未顯示於這些圖中，但本實施例之半導體裝置可包含一倒裝片焊墊，用以在包含倒裝片焊墊111之相同的層中建立倒裝連接(舉例而言，圖16之倒裝片焊墊131)。
在圖8A與圖8B所顯示之製程中，從形成矽基板101直到形成倒裝片焊墊111之程序係類似於第六實施例中之程序。
接著，雖然一焊球係形成於倒裝片焊墊(未顯示)上用以提供一普通耦合(其係形成於亦包含倒裝片焊墊111之同一層中)，但沒有焊球形成於倒裝片焊墊111上。
然後，用以建立倒裝連接之倒裝片焊墊係連接至位在基板121之側面的焊墊123。這提供沒有焊球出現在倒裝片焊墊111上之構造，如圖8B所示，從而倒裝片焊墊111係處於被電氣斷路之狀態。
於本實施例中，如圖8A所概要顯示的，經由倒裝片焊墊111，一電容係形成於最上層配線127與最上層配線129之間，且另一電容係形成於第一電源電位與第二電源電位之間。又，於本實施例中，可提供在倒裝片焊墊111之下的區域的設計彈性之更進一步的改善。
(第九實施例)
本實施例係關於一種構造，其中複數個最上層配線係出現在第二實施例之倒裝片焊墊111之下，並提供耦合至倒裝片焊墊111之一配線與構成一電容之一配線。在倒裝片焊墊111之下的最上層配線係為不同電位之複數個電源配線、信號配線或其組合，且一電容係選擇性地形成並連接至這些配線之任何一條。
圖9A與圖9B係為顯示本實施例之一個半導體裝置之構造圖。圖9A係為平面視圖，而圖9B係為沿著圖9A之線D－D'之剖面圖。
在圖9A與圖9B所示之一個半導體裝置中，面向一個倒裝片焊墊111之一最上層配線，係包含一第一最上層配線(最上層配線127)以及一第二最上層配線(最上層配線129)。
倒裝片焊墊111係直接連接至在一下表面之一局部區域中的最上層配線129，而一電容薄膜119係配置於倒裝片焊墊111與在下表面之其他區域中的最上層配線127之間。包含配置於其間之電容薄膜119之區域作為一電容元件，而在最上層配線129與倒裝片焊墊111之間的一接合區域作為在配線與基板121之間的一電氣耦合區域(未顯示)。更明確而言，倒裝片焊墊111與最上層配線127構成一電容元件，且倒裝片焊墊111係電連接至最上層配線129。
半導體裝置係依據下述程序而形成。直到最上層配線127與最上層配線129係形成於矽基板101上之程序，係類似於第六實施例中之程序。接著，形成覆蓋膜107。
然後，在延伸橫越過最上層配線127與最上層配線129之一區域中，選擇性地移除覆蓋膜107之一部分以形成一凹部，藉以暴露最上層配線127與最上層配線129之表面。
接著，一高介電常數薄膜係形成於覆蓋膜107之整個上表面上。高介電常數薄膜係被圖案化，俾能在關於上述最上層配線127之露出部分方面，使電容薄膜119覆蓋最上層配線127以構成開口區域115之一上表面，且實施一製程以從最上層配線129之露出部分或亦即從焊墊孔117之上的區域移除電容薄膜119，而形成電容薄膜119。
然後，倒裝片焊墊111係形成於電容薄膜119與開口區域115上。用以形成各個層及其構造之可利用的製程可包含在第二實施例中所說明之製程與構造。
於本實施例中，倒裝片焊墊111係電氣地連接至最上層配線129，而一電容元件係形成於倒裝片焊墊111與最上層配線127之間。因此，依據本實施例，一單一倒裝片焊墊111可同時達成建立與基板121(未顯示)之耦合以及形成一電容元件。
雖然第二實施例中之構造之例示實施例係顯示於本實施例中，但吾人應注意到電容薄膜或者亦可形成有覆蓋膜107，此乃類似於第一實施例。於此情況下，位在最上層配線127之上的區域中之覆蓋膜107之厚度係被局部減少，且位在最上層配線129之上的區域中之覆蓋膜107係被移除以暴露最上層配線129。
或者，類似於第七與第八實施例，亦可建立與受封裝基板或封裝基板之耦合。
(第十實施例)
在上述實施例中，其說明主要針對於構成電容元件之倒裝片焊墊111之幾何形狀係與用以建立一普通耦合之一倒裝片焊墊之幾何形狀相同的情況(舉例而言，圖16之倒裝片焊墊131)。因為此等倒裝片焊墊通常依據一預定配置規則，例如柵形或固定間隔之陣列狀等而配置，所以上述構造之形成係考量依照配置規則將構成電容元件之倒裝片焊墊111配置在未設有通常耦合用之倒裝片焊墊之一空間。
然而，供倒裝片焊墊111用之可取得的幾何形狀並未特別受限制，並可依據例如最上層配線之一寬度等等之二維幾何形狀而自由地被設計。於本實施例中，將說明倒裝片焊墊111之另一個二維幾何形狀。
以下說明第九實施例之此等構造或者可被設計成用以譬如適合被採用，以便使每個倒裝片焊墊增加一電容(亦即，面積)。
圖10A與圖10B係為顯示本實施例之一個半導體裝置之構造圖。圖10A係為平面視圖，而圖10B係為沿著圖10A之線E－E'之剖面圖。以圖10A與圖10B顯示之一個半導體裝置之基本構造及其基本製程係類似於在第九實施例中之基本構造與基本製程。
然而，於本實施例中，設置於倒裝片焊墊111與覆蓋膜107中之一貫通孔係被設計成一預定形式，且一較大開口部係設置於位於作為電容之此部分之覆蓋膜107中。然後，電容薄膜119與倒裝片焊墊111係形成於位在焊墊孔117之一下表面上的一預定區域中，類似於在第九實施例中。
焊球之一致的幾何形狀與高度最好是被要求要改善與受封裝基板或封裝基板之接合性，而這些係由倒裝片焊墊之一幾何形狀與焊料之一數量所決定。因此，在第一至第九實施例之此等構造中，藉由將倒裝片焊墊111之幾何形狀選定為與用以建立普通耦合之倒裝片焊墊之幾何形狀相同的幾何形狀(舉例而言，圖16之倒裝片焊墊131)，可提供焊球之一致的幾何形狀與高度，所考量的是可能形成一焊球之倒裝片焊墊111。然而，當倒裝片焊墊111並未連接至位於基板之側面的焊墊時，構成電容元件之倒裝片焊墊111之幾何形狀可類似於本實施例而被自由地設計，而設計的範圍落於不提供對周邊倒裝片焊墊之影響之本發明之範疇。此種構造提供每一個電容元件一增加的電容面積，從而促進此電容的增加。
雖然第二實施例中之構造之例示實施例係顯示於本實施例中，但吾人應注意到電容薄膜或者可形成覆蓋膜，類似於第一實施例，或者可能採用第八實施例之構造。
雖然已參考附加圖說明本發明之此等較佳實施例如上，但吾人應理解到上述之此等揭露書係被呈現用以闡明本發明，且亦可採用除上述構造之外的各種不同的構造。
舉例而言，包含一個或多個被設置成能面向倒裝片焊墊111之下部之最上層配線之此等構造，係顯示於此等上述實施例中且與其正好相反，而構成一電容元件之複數個倒裝片焊墊111可能被設置成能面向一個最上層配線之上部。或者，於此情況下，複數個倒裝片焊墊111亦可分別被連接至不同電位。
很明顯地，本發明並未受限於上述實施例，且在不背離本發明之範疇與精神之下可能變化與改變。
1‧‧‧單晶矽基板
2A‧‧‧配線層
2B‧‧‧下層金屬層
3‧‧‧第一鋁配線/二氧化矽膜
3A‧‧‧介電材料層
4‧‧‧上覆蓋配線層/上覆蓋金屬層/抗反射薄膜/第一多晶矽配線
5‧‧‧第二絕緣介層
7‧‧‧阻障金屬/接觸孔
7A-7D,11‧‧‧配線
7a-7d,11a‧‧‧通道孔
8‧‧‧第一(鋁)金屬配線
9‧‧‧第二(鋁)金屬配線
9A-9C‧‧‧配線層
10‧‧‧第二鋁配線
14．．．井
16．．．鋁焊接部
41．．．氮化鈦(TiN)層
42．．．氮氧化矽(SiON)層
81．．．上部電極
82．．．接觸插塞
100．．．半導體裝置
101．．．矽基板
103．．．層間膜
105．．．最上層配線
107．．．覆蓋膜
109．．．電容薄膜
110．．．電容元件
111．．．倒裝片焊墊
113．．．焊球
115．．．窗孔區域/開口區域
117．．．焊墊孔
119．．．電容薄膜
120．．．半導體裝置
121．．．基板
123．．．焊墊
125．．．最上層配線
127．．．最上層配線
129．．．最上層配線
130．．．電容元件
131．．．倒裝片焊墊
201．．．半導體基板
203．．．層間膜
205．．．最上層配線
207．．．覆蓋膜
211．．．倒裝片焊墊
213．．．焊球
217．．．焊墊孔
310．．．基板
311．．．配線
312．．．層間膜
313．．．電容下層電極
314．．．電容薄膜
315．．．電容上層電極
316．．．層間膜
317．．．接觸插塞
318．．．上覆蓋配線
319．．．層間膜
本發明之上述與其他目的、優點與特徵，將配合附圖從下述說明而更顯清楚，其中：圖1係為顯示一實施例中之一個半導體裝置之構造之剖面圖；圖2係為顯示一實施例中之一個半導體裝置之構造之剖面圖；圖3係為顯示一實施例中之一個半導體裝置之構造之剖面圖；圖4A與4B係為顯示一實施例中之一個半導體裝置之構造圖；圖5A與5B係為顯示一實施例中之一個半導體裝置之構造圖；圖6A與6B係為顯示一實施例中之一個半導體裝置之構造圖；圖7A與7B係為顯示一實施例中之一個半導體裝置之構造圖；圖8A與8B係為顯示一實施例中之一個半導體裝置之構造圖；圖9A與9B係為顯示一實施例中之一個半導體裝置之構造圖；圖10A與10B係為顯示一實施例中之一個半導體裝置之構造圖；圖11係為顯示一種習知之半導體裝置之構造之剖面圖；圖12A與12B係為顯示一種習知之半導體裝置之構造圖；圖13係為顯示一種習知之半導體裝置之構造之剖面圖；圖14係為顯示一種習知之半導體裝置之構造之剖面圖；圖15係為顯示一種習知之半導體裝置之構造之剖面圖；以及圖16係為顯示一實施例中之一個半導體裝置之構造之剖面圖。
100．．．半導體裝置
101．．．矽基板
103．．．層間膜
105．．．最上層配線
107．．．覆蓋膜
109．．．電容薄膜
110．．．電容元件
111．．．倒裝片焊墊
113．．．焊球
115．．．窗孔區域/開口區域

Claims (9)

  1. 一種半導體裝置，包含：半導體基板；絕緣介層，設置於該半導體基板上；多層配線，埋入於該絕緣介層中；電極焊墊，設成面對著該多層配線中之最上層配線之上表面，其上安裝有外部連接用之隆起電極；第一絕緣膜，其設置在該最上層配線與該電極焊墊之間；且該第一絕緣膜覆蓋該絕緣介層之上部，其中該半導體裝置包含一電容元件，其包含該最上層配線以及該電極焊墊，其中該第一絕緣膜係由單一材料所組成，其中該第一絕緣膜完全覆蓋該最上層配線之上表面，其中該第一絕緣膜係在面對該最上層配線之上表面之一區域中設有一凹部，其中該電極焊墊係被設置成覆蓋於該凹部之一內部壁面並延伸至該凹部之外部，且其中在該凹部之形成區域中，該第一絕緣膜之一厚度被減薄，並且該電容元件係形成在具有減薄厚度之該第一絕緣膜之區域中。
  2. 如申請專利範圍第1項之半導體裝置，更包含接合於該電極焊墊之一隆起電極。
  3. 如申請專利範圍第1項之半導體裝置，其中該第一絕緣膜係為一有機樹脂膜。
  4. 如申請專利範圍第1項之半導體裝置，其中構成該電容元件之該最上層配線係為電源配線或一接地配線。
  5. 如申請專利範圍第1項之半導體裝置，其中構成該電容元件之該最上層配線係為一信號配線。
  6. 如申請專利範圍第1項之半導體裝置，更包含一基板，其係與該半導體基板倒裝接合，其中該電極焊墊係連接至設置於該基板中之一電源配線或一接地配線。
  7. 如申請專利範圍第1項之半導體裝置，其中構成該電容元件之該最上層配線與該電極焊墊係分別連接至不同的電源電位。
  8. 如申請專利範圍第1項之半導體裝置，其中面對該等電極焊墊之其中一個之該最上層配線包含一第一最上層配線與一第二最上層配線，其中該電極焊墊與該第一最上層配線構成一第一電容元件，且其中該電極焊墊與該第二最上層配線構成一第二電容元件。
  9. 如申請專利範圍第1項之半導體裝置，其中面對該等電極焊墊之其中一個之該最上層配線包含一第一最上層配線與一第二最上層配線，其中該電極焊墊與該第一最上層配線構成該電容元件，且其中該電極焊墊係電連接至該第二最上層配線。
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