KR20140120696A - 반도체 장치의 패드 및 그 제조 방법 - Google Patents

반도체 장치의 패드 및 그 제조 방법 Download PDF

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KR20140120696A
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Abstract

본 발명은 반도체 기판 내의 액티브 영역 상에 배치되는 파워 디커플링 커패시터; 상기 파워 디커플링 커패시터 상에 배치되는 더미 패턴; 상기 더미 패턴 상에 배치되는 하부 배선; 및 상기 하부 배선 상에 배치되고 상기 하부 배선과 비아를 통하여 연결되는 상부 배선을 포함하되, 상기 더미 패턴은 상기 상부 배선과 전기적으로 오픈(Open) 상태인 반도체 장치의 패드에 관한 것이다.

Description

반도체 장치의 패드 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING A PAD AND FABRICATING METHOD THEREOF}
본 발명은 반도체 장치의 패드 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치의 패드(Pad)는 패키지 기판상에 형성된 반도체를 패키지 기판의 핀(pin) 또는 볼(ball)과 연결한다. 와이어 본딩(Wirebonding)은 반도체 장치와 외부를 전기적으로 연결하는 공정으로써, 반도체 장치를 전원 공급장치와 같은 외부회로와 전기적으로 접속시키기 위함이다.
더미 메탈 컨택(Dummy metal contact)이란 와이어 본딩시 본딩 패드(Bonding pad)가 뜯겨지는 것(Pad peeling)을 방지하기 위해 패드 상층부 하단에 삽입하는 것이다. 반도체 집적회로 내에는 회로의 동작을 위해 여러 가지 전원전압들이 사용되는데, 전원전압과 접지 사이에는 전원 노이즈를 감소시키기 위해 커패시터가 연결된다. 이 커패시터는 흔히 파워 디커플링 커패시터(Power decoupling capacitor)라고 한다.
본 발명은 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 패드 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 패드는 반도체 기판 내의 액티브 영역 상에 배치되고, 전원 전압과 접지 전압 사이에서 노이즈를 필터링하는 파워 디커플링 커패시터; 상기 파워 디커플링 커패시터 상에 배치되는 더미 패턴; 상기 더미 패턴 상에 배치되는 하부 배선; 및 상기 하부 배선 상에 배치되고 상기 하부 배선과 비아를 통하여 연결되는 상부 배선을 포함하되, 상기 더미 패턴은 상기 상부 배선과 전기적으로 오픈(Open) 상태인 반도체 장치의 패드에 관한 것이다.
실시 예로써, 반도체 기판 내의 액티브 영역 상에 파워 디커플링 커패시터가 배치된다. 더미 패턴(Dummy pattern)과 하부 배선 사이에는 제2 층간 절연막이 채워져 있으며, 전기적으로 오픈(Open) 상태로서 더미 메탈 컨택(Dummy metal contact)을 형성한다. 하부 배선과 상부 배선은 비아를 통하여 연결되어 있으며, 하부 배선과 상부 배선 사이에는 제3 층간 절연막이 채워져 있다.
본 발명은 더미 메탈 컨택과 파워 디커플링 커패시터를 동시에 구비할 때 급증하는 입력 커패시턴스를 감소시킴으로써 전원의 입력 특성을 확보할 수 있다. 나아가, 패드 필링을 방지하여 패키지의 수율을 향상시킬 수 있다.
도 1a는 일반적인 반도체 장치의 패드를 도시한 평면도이다.
도 1b는 도 1a의 I-I' 선에 따른 단면도이다.
도 2a는 본 발명의 실시 예에 따른 반도체 장치의 패드를 도시한 평면도이다.
도 2b는 도 2a의 I-I' 선에 따른 단면도이다.
도 3a 및 3b는 일반적인 패드의 입력 커패시턴스와 본 발명의 실시 예에 따른 패드의 입력 커패시턴스를 비교 분석한 그래프를 도시한 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 장치의 패드가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1a는 일반적인 더미 메탈 컨택을 구비한 반도체 장치의 패드(100)를 도시한 평면도이다. 도 1b는 도 1a의 I-I' 선에 따른 단면도이다. 도 1a 및 도 1b를 참조하여, 일반적인 패드(100)는 반도체 기판(110), 반도체 기판(110) 내의 액티브 영역(112) 상의 게이트 전극(126), 게이트 전극(126) 상의 더미 패턴(131), 더미 패턴(131) 상의 하부 배선(141), 및 하부 배선(141) 상의 상부 배선(151)을 포함할 수 있다.
반도체 기판(110) 내의 액티브 영역(112) 상에 게이트 전극(126)이 제공된다. 게이트 전극(126)과 액티브 영역(112) 사이에 산화물로 형성된 게이트 절연막(124)이 제공된다.
게이트 전극(126)과 더미 패턴(131) 사이에 제1 층간 절연막(120)이 제공된다. 따라서, 게이트 전극(126)과 더미 패턴(131) 사이에 커패시턴스가 형성될 수 있다.
더미 패턴(131)과 하부 배선(141) 사이에 제2 층간 절연막(130)이 제공된다. 더미 패턴(131)과 하부 배선(141) 사이의 더미 메탈 컨택을 위하여, 제2 층간 절연막(130) 내에 제1 컨택홀들(132) 및 제2 컨택홀들(134)이 제공된다. 더미 패턴(131)과 하부 배선(141)은 제2 컨택홀들(134)에 삽입된 제2 컨택들(138)을 통해 연결되어, 더미 패턴(131)과 하부 배선(141)이 전기적으로 연결된다. 더미 패턴(131)과 하부 배선(141)이 오버래핑 되지 않는 부분의 더미 패턴(131) 상에는 제1 컨택홀들(132)에 삽입된 제1 컨택들(136)이 제공된다. 제2 컨택들(138)은 더미 패턴(131)의 가장자리에, 제1 컨택들(136)은 더미 패턴(131)의 중앙 영역에 배치될 수 있다. 전체적으로 제2 컨택(138)들이 제1 컨택(136)들을 둘러싸는 형태를 가질 수 있다. 제1 컨택들(136) 및 제2 컨택들(138)은 전기적으로 도전성이고, 예를 들어, 텅스텐, 알루미늄, 구리 및 니켈 중 어느 하나, 또는 이들의 합금을 포함할 수 있다. 더미 패턴(131)은 절연층 및 도전층이 순차적으로 적층된 구조를 갖거나 폴리 실리콘층일 수 있다.
하부 배선(141)과 상부 배선(151) 사이에 제3 층간 절연막(140)이 제공된다. 제3 층간 절연막(140) 내에 비어홀(Via hall)(142)이 제공된다. 하부 배선(141)은 비어홀(142)에 삽입된 비아(144)를 통하여 상부 배선(151)과 연결될 수 있다. 비아(144)는 전기적으로 도전성이고, 예를 들어, 텅스텐, 알루미늄, 구리 및 니켈 중 어느 하나, 또는 이들의 합금을 포함할 수 있다.
상부 배선(151) 상에 패시베이션 막(passivation layer)(150)이 제공된다. 패시베이션 막(150)은 와이어 본딩이 이루어지는 부분 외의 부분에 제공되어, 상부 배선(151)을 외부로부터 보호한다.
도 2a는 본 발명의 실시 예에 따른 반도체 장치의 패드(200)를 도시한 평면도이다. 도 2b는 도 2a의 I-I'에 따른 단면도이다. 도 2a 및 도 2b를 참조하면, 반도체 장치의 패드(200)는 반도체 기판(210) 내의 액티브 영역(212) 상의 파워 디커플링 커패시터(221), 파워 디커플링 커패시터(221) 상의 더미 패턴(231), 더미 패턴(231) 상의 하부 배선(241), 및 하부 배선(241) 상의 상부 배선(251)을 포함할 수 있다.
반도체 기판(210) 내의 액티브 영역(212) 상에 파워 디커플링 커패시터(221)가 제공된다. 반도체 장치의 동작을 위해 여러 가지 전압들이 사용될 수 있는데, 이러한 전압들은 다양한 원인들에 의해 급격히 변할 수 있다. 이러한 전압들의 급격한 변화는 반도체 장치의 오작동을 유발시킬 수 있다. 따라서, 전압의 급격한 변화를 막아 안정적인 전압을 공급할 것이 요구된다. 파워 디커플링 커패시터(221)는 전원 전압과 접지 전압 사이의 노이즈를 제거하여 안정적인 전압을 공급하기 위한 것이다.
일 예로, 파워 디커플링 커패시터(221)는 게이트(Gate) 단자(222), 산화물로 형성된 게이트 절연막(224), 및 액티브 영역(212)과 다이렉트 컨택(Direct contact)을 통하여 연결되는 바디(Body) 단자(226)를 포함할 수 있다.
액티브 영역(212)은 반도체 기판이 P형 반도체 기판인 경우에 N형 불순물이 도핑되고, 반도체 기판이 N형 반도체 기판인 경우에 P형 불순물이 도핑될 수 있다. 실시 예에 따라서, 게이트 단자(222) 및 바디 단자(226)는 폴리 실리콘일 수 있다. 파워 디커플링 커패시터(221)는 전원 전압(VGB)이 게이트 단자(222)에 제공되고, 접지 전압이 바디 단자(226)에 제공될 수 있다.
파워 디커플링 커패시터(221)와 더미 패턴(231) 사이에 제1 층간 절연막(220)이 제공된다. 따라서, 파워 디커플링 커패시터(221)와 더미 패턴(231) 사이에 커패시턴스가 형성될 수 있다.
더미 패턴(231)과 하부 배선(241) 사이에 제2 층간 절연막(230)이 제공된다. 더미 패턴(231)과 하부 배선(241) 사이의 더미 메탈 컨택을 위하여, 제2 층간 절연막(230) 내에 컨택홀들(232)이 제공된다. 더미 패턴(231)은 하부 배선(241)과 전기적으로 오픈(Open) 된다. 구체적으로, 더미 패턴(231)과 하부 배선(241)은 직접적으로 연결되지 않는다. 그리고, 하부 배선(241)과 더미 패턴(231)이 오버래핑 되지 않는 부분의 더미 패턴(231) 상에는 패드 필링 방지를 위하여 컨택홀들(232)에 컨택들(236)이 삽입된다. 컨택들(236)은 전기적으로 도전성이고, 예를 들어, 텅스텐, 알루미늄, 구리 및 니켈 중 어느 하나, 또는 이들의 합금을 포함할 수 있다. 더미 패턴(231)은 절연층 및 도전층이 순차적으로 적층된 구조를 갖거나, 폴리 실리콘층, 특히 P형 폴리 실리콘층일 수 있다.
하부 배선(241)과 상부 배선(251) 사이에 제3 층간 절연막(240)이 제공된다. 제3 층간 절연막(240) 내에 비어홀(242)이 제공된다. 하부 배선(241)은 비어홀(242)에 삽입된 비아(244)를 통하여 상부 배선(251)과 연결될 수 있다. 비아(244)는 전기적으로 도전성이고, 예를 들어, 텅스텐, 알루미늄, 구리 및 니켈 중 어느 하나, 또는 이들의 합금을 포함할 수 있다.
상부 배선(251) 상에 패시베이션 막(250)이 제공된다. 패시베이션 막(250)은 와이어 본딩이 이루어지는 부분 외의 부분에 제공되어, 상부 배선(251)을 외부로부터 보호한다.
도 3a는 일반적인 방법으로 더미 메탈 컨택과 파워 디커플링 커패시터를 구현한 경우의 입력 커패시턴스의 측정값이고, 도 3b는 본 발명의 다른 실시 예에 따라 더미 메탈 컨택과 파워 디커플링 커패시터를 구현한 경우의 입력 커패시턴스의 측정값을 나타낸 그래프이다.
입력 커패시턴스는 패드의 상부 배선(도 1b의 151 또는 도 2b의 251)에서 측정한 값이다. x축은 커맨드 어드레스 패드(Commnad address pad), 뱅크 어드레스 패드(Bank address pad) 등등 반도체 장치의 패드들을 나타낸다. y축은 커패시턴스의 크기를 나타내며 단위는 피코 패럿(pF)이다.
일반적인 방법으로 반도체 장치의 패드를 구현한 도 3a의 경우, 실제 측정 커패시턴스 값이 대체적으로 스펙을 벗어나는 것을 알 수 있다. 비록 피코 패럿 단위라 할지라도 이는 패드 하나하나의 측정 값으로서, 반도체 장치 전체적으로는 입력 특성에 심각한 영향을 미친다.
그러나, 본 발명의 실시 예에 따라 반도체 장치의 패드를 구현한 도 3b의 경우, 실체 측정 커패시턴스의 값이 스펙상의 최대값(Upper limit)과 최소값(Lower limit) 사이에서 비교적 안정함을 알 수 있다.
따라서, 본 발명의 실시 예에 따라 더미 메탈 컨택과 파워 디커플링 커패시터(221)를 동시에 구현하는 경우, 와이어 본딩시 발생할 수 있는 패드 필링을 방지하여 본딩 패드(Bonding pad)의 수율을 향상시킬 수 있다. 또한, 상부 배선(251)과 더미 패턴(231)은 전기적으로 오픈(Open) 된 결과, 파워 디커플링 커패시터(221)의 삽입에 따른 층들(231 및 226)간 감소된 거리로 인한 입력 커패시턴스의 증가가 없어, 입력 커패시턴스를 감소시키기 위한 추가적인 장치 및 공간이 요구되지 않는다. 결국, 반도체 메모리 장치의 집적도 및 신뢰성이 향상된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (7)

  1. 반도체 기판 상에 배치되고, 노이즈를 필터링하는 파워 디커플링 커패시터;
    상기 파워 디커플링 커패시터 상에 배치되는 더미 패턴;
    상기 더미 패턴 상에 배치되는 하부 배선; 및
    상기 하부 배선 상에 배치되고, 상기 하부 배선과 비아를 통하여 연결되는 상부 배선을 포함하되,
    상기 더미 패턴은 상기 상부 배선과 전기적으로 오픈(Open) 상태인 반도체 장치의 패드.
  2. 제 1항에 있어서,
    상기 더미 패턴과 상기 하부 배선 사이에 제2 층간 절연막이 배치되고,
    상기 하부 배선과 상기 상부 배선 사이에 제3 층간 절연막이 배치되는 반도체 장치의 패드.
  3. 제 2항에 있어서,
    상기 하부 배선과 상기 더미 패턴이 오버래핑되지 않는 부분의 더미 패턴 상의 상기 제2 층간 절연막 내에 제공된 필링 방지 컨택을 더 포함하는 반도체 장치의 패드.
  4. 제 1항에 있어서,
    상기 더미 패턴은 절연층 및 도전층이 순차적으로 적층된 구조인 반도체 장치의 패드.
  5. 제 1항에 있어서,
    상기 더미 패턴은 P형 폴리 실리콘층인 반도체 장치의 패드.
  6. 제 1항에 있어서,
    상기 파워 디커플링 커패시터는 P형 기판 내에 N형으로 도핑된 액티브 영역 상에 형성되는 반도체 장치의 패드.
  7. 제 3항에 있어서,
    상기 컨택은 텅스텐, 알루미늄, 구리 및 니켈 중 어느 하나, 또는 이들의 합금을 포함하는 반도체 장치의 패드.
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