KR100650764B1 - 반도체 소자의 패드부 - Google Patents

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Abstract

본 발명은 반도체 소자의 패드부를 개시한다. 개시된 본 발명의 반도체 소자의 패드부는, 기판과 콘택되게 형성된 다수 개의 금속패턴이 절연막으로 피복되어 있고, 상기 절연막 상에는 상기 금속패턴들과 콘택되는 단일 금속패드가 형성된 반도체 소자의 패드부에 있어서, 상기 금속패턴은 기판과 금속패드 사이의 캐패시턴스를 조절하기 위해 일부분만이 선택적으로 금속패드와 연결된 것을 특징으로 한다.

Description

반도체 소자의 패드부{PAD SECTION OF SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따라 제조한 반도체 소자의 평면도.
도 2는 종래 기술에 따라 제조한 반도체 소자의 패드부 단면도.
도 3는 본 발명의 제1실시예에 따라 제조한 반도체 소자의 패드부 단면도.
도 4는 본 발명의 제2실시예에 따라 제조한 반도체 소자의 패드부 단면도.
도 5는 본 발명의 제3실시예에 따라 제조한 반도체 소자의 패드부 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 칩 11 : 패드
12 : 다이 패들 13 : 금속 와이어
14a : 인너 리드 14b : 아우터 리드
15 : 리드 프레임 200 : 반도체 기판
DL : 산화막 PN : 폴리실리콘막
210 : 제1층간절연막 215 : 제1콘택플러그
220 : 하층 금속패턴 230 : 제2층간절연막
235 : 제2콘택플러그 240 : 상층 금속패턴
250 : 제3층간절연막 255 : 제3콘택플러그
260 : 금속패드 270 : 절연막
280 : 보호막
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 핀간 캐패시턴스의 조절을 용이하게 할 수 있는 반도체 소자의 패드부에 관한 것이다.
일반적으로 반도체 패키지에서의 핀은 반도체 칩(chip)의 패드(pad) 부분과 연결된 리드(lead)를 지칭하는 것으로, 반도체 칩과 패키지 외부 기판의 회로를 전기적으로 연결시켜주는 역할을 한다.
종래 일반적으로 알려져 있는 반도체 패키지의 전형적인 한 예가 도 1에 도시되어 있으며, 이를 간단히 살펴보면 다음과 같다.
도 1은 통상의 반도체 패키지를 도시한 단면도로서, 도면부호 10은 반도체 칩을, 12는 다이 패들(die paddle)을, 13은 금속 와이어(wire)를, 14a는 인너 리드(inner lead)를, 14b는 아우터 리드(outter lead)를, 그리고, 15는 리드 프레임(lead frame)을 각각 나타낸다.
여기서, 상기 반도체 칩(10)은 다이 패들(12) 상에 접착제에 의해 부착되어 있고, 반도체 칩(10), 다이 패들(12), 금속 와이어(13) 및 인너 리드(14a) 부분은 에폭시 몰딩 컴파운드(epoxy molding compound : EMC) 등과 같은 봉지제(미도시)로 싸여 있으며, 상기 인너 리드(14a)는 반도체 칩(11)의 외부 연결 단자인 패드(pad)(11) 부분과 금속 와이어(13)에 의해 전기적으로 연결되어 있다. 한편, 상기 봉지제(미도시) 외부로 돌출되어 있는 아우터 리드(14b)는 PCB(printed circuit board)와 같은 기판의 전극 단자에 연결되는 부분이다.
그런데, 상기 반도체 패키지에서 칩(10)의 외부 연결 단자인 패드(11) 부분에 연결된 리드(lead)(14a, 14b)들은 각기 다른 캐패시턴스(capacitance) 값을 갖는다. 이렇게 리드(lead)간 캐패시턴스, 즉 핀간 캐패시턴스가 다른 이유는, 첫째, 접합영역간 도핑 농도 차이 등에서 기인하여 패드(11)에 연결되어 있는 칩(10) 내부 소자의 캐패시턴스가 각기 다를 수 있기 때문이며, 둘째, 각 패드(11)에 연결된 금속 와이어(13) 및 리드(14a, 14b)의 길이 또한 동일하지 못하기 때문이다.
이와 같이, 핀간 캐패시턴스가 다름으로 인해 반도체 소자에서 핀간 신호 전달 시간이 달라질 수 있는데, 이러한 문제는 반도체 소자의 고집적화로 소자의 동작 속도가 고속화 되고 있는 추세에서 더욱 중대해지고 있다.
따라서, 반도체 소자의 제조시 상기 핀간 캐패시턴스를 줄일 수 있는 방법이 요구되어 왔고, 그 일환으로서, 종래에는 패드 근처에 옵션 트랜지스터(option transitor)를 부착하거나, 패드 아래 부분에 옵션 캐패시터(option capacitor)를 형성하는 방법이 사용되고 있다.
여기서, 상기 옵션 트랜지스터로는 패드에 연결된 정전기 방전(electro-static discharge : ESD) 소자에 별도의 트랜지스터들을 형성시켜 활용할 수도 있는데, 패드에 몇 개의 옵션 트랜지스터들을 연결시키느냐에 따라 캐패시턴스 값을 조절할 수 있다.
한편, 패드 아래 부분에 형성하는 옵션 캐패시터의 경우, 셀(cell)영역의 게 이트 형성시 패드 영역의 반도체 기판 상에 유전막으로서 게이트 산화막 패턴들과 상부 전극으로서 게이트 도전막 패턴들을 차례로 형성시켜, 기판과 게이트 산화막 및 게이트 도전막의 적층막으로 이루어진 캐패시터들을 형성한다. 그리고 나서, 필요한 수 만큼의 캐패시터들을 패드에 연결시킴으로써 캐패시턴스 값을 조절한다. 여기서, 상기 게이트 도전막으로는 통상 도핑된 폴리실리콘을 사용한다.
한편, 상기 옵션 트랜지스터 형성 방법과 옵션 캐패시터 형성 방법은 병행해서 사용할 수 있으며, 통상, 옵션 캐패시터에 의한 캐패시턴스 변화폭이 옵션 트랜지스터에 의한 캐패시턴스 변화폭 보다 상대적으로 작다.
도 2은 종래의 기술에 따라 패드 하부에 옵션 캐패시터들을 형성시킨 반도체 소자의 단면도로서, 이를 설명하면 다음과 같다.
도면부호 200은 반도체 기판을, DL은 산화막을, PN은 폴리실리콘막을, 210는 제1층간절연막을, 215는 제1콘택플러그를, 220은 하층 금속패턴을, 230는 제2층간절연막을, 235는 제2콘택플러그를, 240은 상층 금속패턴을, 250는 제3층간절연막을, 255는 제3콘택플러그를, 260은 금속패드를, 270은 절연막을, 그리고, 280은 보호막을 각각 나타낸다.
여기서, 상기 하층 금속패턴(220)은 통상 셀영역의 비트라인 형성 단계에서 형성하고, 상층 금속패턴(240)은 셀영역의 제1금속배선 형성시에 형성하며, 상기 금속패드(260)는 패키지시 금속 와이어(wire)가 본딩(bonding)되는 부분으로서 셀영역의 제2금속배선 형성 단계에서 형성한다.
한편, 상기 산화막(DL)은 셀영역의 게이트 절연막 형성시에 형성하고, 상기 폴리실리콘막(PN)은 게이트 도전막 형성시에 형성하는데, 상기 기판(100)과 산화막(DL) 및 폴리실리콘막(PN)의 적층패턴은 캐패시터로서 작용하여, 제1콘택플러그(215)에 의해 하층 금속패턴(220)에 콘택된 상기 적층패턴의 개수에 따라 캐패시턴스 값이 달라진다. 즉, 제1콘택플러그(215)에 의해 하층 금속패턴(220)에 연결된 폴리실리콘막(PN) 패턴의 개수가 많을수록 상기 하층 금속패턴(220)에 연결된 폴리실리콘막(PN) 내에 충전되는 전하의 양이 증가하므로 기판(200)과 금속패드(260) 사이에 인가되는 캐패시턴스 값이 증가하게 된다.
그러나, 전술한 핀간 캐패시턴스 조절을 위한 종래 기술 중 전자인 옵션 트랜지스터 형성 방법의 경우, 옵션 트랜지스터 형성을 위해 칩 면적을 증가시켜야 하므로 반도체 제조 원가가 증가되는 문제점이 있다.
또한, 종래 기술 중 후자인 옵션 캐패시터 형성 방법의 경우, 소자의 고집적화로 캐패시터의 유전막인 산화막(DL)의 두께가 얇아짐에 따라 옵션 캐패시터 하나에서 유발되는 캐패시턴스가 매우 커지기 때문에 미세 캐패시턴스 조절이 용이하지 않다는 문제가 있다. 그러므로, 반도체 소자의 고집적화, 고속동작화가 진행됨에 따라, 보다 미세한 캐패시턴스 값의 조절이 가능하며, 고집적 소자에 적용하기에 유리한 핀간 캐패시턴스 조절 방법이 요구된다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위하여 안출된 것으로, 칩 면적을 증가시키지 아니하면서 종래 옵션 캐패시터 사용시 보다 핀간 캐패시턴스를 미세하고 정확하게 조절할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 패드부는, 기판과 콘택되게 형성된 다수 개의 금속패턴이 절연막으로 피복되어 있고, 상기 절연막 상에는 상기 금속패턴들과 콘택되는 단일 금속패드가 형성된 반도체 소자의 패드부에 있어서, 상기 금속패턴은 기판과 금속패드 사이의 캐패시턴스를 조절하기 위해 일부분만이 선택적으로 금속패드와 연결된 것을 특징으로 한다.
여기서, 상기 금속패턴은 기판과 콘택되는 하층 금속패턴 및 상층 금속패턴의 2층 구조로 형성된 것을 특징으로 한다.
상기 금속패턴의 상층 금속패턴들은 하부 금속패턴들과 모두 연결되고, 금속패드와는 일부만이 선택적으로 연결된다.
상기 금속패턴의 상층 금속패턴들은 금속패드와 모두 연결되고, 하층 금속패턴들의 일부와만 선택적으로 연결된다.
상기 상층 금속패턴들은 일부만이 금속패드와 선택적으로 연결되며, 상기 하층 금속패턴들과도 일부만이 선택적으로 연결된다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 패드부를 설명하도록 한다.
도 3 내지 도 5는 각각 본 발명의 제1, 제2 및 제3실시예에 따라 제조한 반도체 소자의 패드부를 도시한 단면도들이다.
도면에서 도면부호 300은 반도체 기판을, 310는 제1층간절연막을, 315는 제1콘택플러그를, 320은 하층 금속패턴을, 330는 제2층간절연막을, 335는 제2콘택플러그를, 340은 상층 금속패턴을, 350는 제3층간절연막을, 355는 제3콘택플러그를, 360은 금속패드를, 370은 절연막을, 그리고, 380은 보호막을 각각 나타낸다.
여기서, 상기 하층 금속패턴(320)은 셀영역의 비트라인 형성 단계에서 형성하고, 상층 금속패턴(340)은 셀영역의 제1금속배선 형성시에 형성하며, 금속패드(350)는 패키지시 금속 와이어(wire)가 본딩(bonding)되는 부분으로서 셀영역의 제2금속배선 형성 단계에서 형성한다.
도시된 바와 같이, 본 발명의 반도체 소자의 패드부는 하층 및 상층의 2층 구조로 형성된 다수 개의 금속패턴들(320, 340)이 절연막으로 피복되어 있고, 상기 절연막 상에는 상기 금속패턴들(320, 340)과 콘택되는 단일 금속패드(360)가 형성된 반도체 소자의 패드부로서, 상기 금속패턴(320, 340)은 기판(300)과 금속패드(360)간 캐패시턴스를 조절하기 위해 일부분만이 선택적으로 금속패드(360)와 연결된 것을 특징으로 한다. 여기서, 상기 하층 금속패턴들(320)들은 모두 기판(300)과 콘택되도록 형성한다.
특히, 본 발명의 제1실시예에 따라 제조한 반도체 소자의 패드부는, 도 3에 도시된 바와 같이, 상층 금속패턴(340)이 하층 금속패턴(320)들과 모두 연결되나 금속패드(360)와는 일부만이 선택적으로 연결된 구조로서, 서로 연결되지 않은 상층 금속패턴(340)과 금속패드(360)는 각각 캐패시터의 상부 전극 및 하부 전극으로 작용하고, 그들 사이에 개제된 제3층간절연막(350) 부분은 캐패시터의 유전막으로 작용한다.
또한, 본 발명의 제2실시예에 따라 제조한 반도체 소자의 패드부는, 도 4에 도시된 바와 같이, 상층 금속패턴(340)이 금속패드(360)와 모두 연결되나 하부 금속패턴(320)들과는 일부만이 선택적으로 연결된 구조로서, 서로 연결되지 않은 상층 금속패턴(340)과 하층 금속패턴(320)은 각각 캐패시터의 상부 전극 및 하부 전극으로 작용하고, 그들 사이에 개제된 제2층간절연막(330) 부분은 캐패시터의 유전막으로 작용한다.
한편, 본 발명의 제3실시예에 따라 제조한 반도체 소자의 패드부는, 도 5에 도시된 바와 같이, 상층 금속패턴들(340)이 그 일부만이 금속패드(360)와 선택적으로 연결되고, 하층 금속패턴(320)들과도 그 일부만이 선택적으로 연결된 구조로서, 서로 연결되지 않은 금속패드(360)와 하부 금속패턴(320)은 각각 캐패시터의 상부 전극 및 하부 전극으로 작용하고, 그들 사이에 개제된 제2 및 제3층간절연막(330, 350) 부분은 캐패시터의 유전막으로 작용한다.
종래 기판 상의 게이트 절연막 및 게이트 도전막의 적층막을 옵션 캐패시터로 사용하는 경우, 도 2에 도시된 바와 같이, 캐패시터의 유전막으로서 작용하는 산화막(DL)의 두께가 얇아짐에 따라, 하나의 옵션 캐패시터에 인가되는 캐패시턴스가 크게 증가하여 미세 캐패시턴스 조절이 용이하지 않았다.
그러나, 본 발명에서는 게이트 절연막 및 게이트 도전막을 포함한 종래의 옵션 캐패시터를 별도로 형성시키지 아니하고, 게이트 절연막 대신 게이트 절연막 보다 두께가 상대적으로 매우 두꺼운 금속배선간의 층간절연막들(330, 350)을 유전막 으로 사용하고 하층 금속패턴(320), 상층 금속패턴(340) 및 금속패드(360)를 전극으로 사용하는 캐패시터들을 기판(300)과 금속패드(360)간 캐패시턴스를 조절하는데 이용한다.
이와 같이, 본 발명은 종래에 비해 핀간 캐패시턴스 조절용 캐패시터의 유전막 두께를 종래 보다 크게 증가시킬 수 있는데, 주지된 바와 같이, 캐패시턴스는 전극 사이에 개제된 유전막의 두께에 반비례하므로, 본 발명은 하나의 캐패시터로 조절할 수 있는 캐패시턴스 값을 종래 보다 감소시킬 수 있다.
실제로, 시뮬레이션 툴(simulation tool)을 사용하여 계산해 본 결과, 상기 제1 및 제2실시예에 따라 제조한 반도체 소자의 패드부의 경우, 동일 면적당 캐패시턴스 값을 종래의 40% 정도로 감소시킬 수 있음을 확인할 수 있었다.
한편, 상기 제3실시예에 따라 제조한 반도체 소자의 패드부의 경우 제2 및 제3층간절연막(330, 350)을 유전막으로 사용하므로, 제1 및 제2실시예에 따라 제조한 반도체 소자의 패드부에 비해 유전막의 두께가 2배 정도 두껍기 때문에 캐패시턴스의 변화폭을 더욱 감소시킬 수 있어서, 미세 캐패시턴스 조절에 더욱 유리하다.
그러므로, 본 발명은 종래의 게이트 절연막과 게이트 도전막을 옵션 캐패시터로 사용하는 경우에 비해 핀간 캐패시턴스를 보다 미세하게 조정하여 보다 균일한 핀 캐패시턴스를 갖는 반도체 패키지를 구현할 수 있고, 이에 따라, 소자의 동작특성을 개선할 수 있다.
또한, 본 발명은 종래의 옵션 트랜지스터를 형성시키는 경우와 같은 칩 면적 이 증가의 문제가 없으며, 핀간 캐패시턴스 조절을 위해 종래의 금속패턴들과 콘택플러그 및 층간절연막을 활용하므로, 추가적인 공정이 필요하지 않기 때문에 별도의 비용을 발생시키지 아니할 뿐만 아니라 공정에 적용하기가 용이하다는 잇점이 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 종래의 옵션 캐패시터를 별도로 형성시키지 아니하고, 종래 옵션 캐패시터의 유전막인 게이트 산화막 보다 상대적으로 두께가 두꺼운 금속배선간의 층간절연막들을 유전막으로 사용하고 금속패드 및 층간절연막 내에 개제된 금속패턴들을 전극으로 사용하는 캐패시터를 기판과 금속패드 사이의 캐패시턴스를 조절하는데 이용함으로써, 종래에 비해 핀간 캐패시턴스를 보다 미세하게 조정할 수 있다. 그러므로, 본 발명은 핀간 캐패시턴스 차이에서 기인하는 동작 특성의 열화 문제를 개선할 수 있다.
아울러, 본 발명의 방법에 따르면, 반도체 소자의 형성조건 변화, 즉, 도핑농도 및 접합 프로파일(profile)의 변화, 그리고, 층간절연막의 재질 변화 등에 따른 핀간 캐패시턴스 변화에 능동적으로 대처할 수 있다.
부가해서, 본 발명은 종래의 옵션 트랜지스터를 형성시키는 경우와 같은 칩 면적이 증가의 문제가 없으며, 핀간 캐패시턴스 조절을 위해 종래의 금속패턴들과 콘택플러그 및 층간절연막을 활용하므로, 추가적인 공정이 필요하지 않기 때문에 별도의 비용을 발생시키지 아니할 뿐만 아니라 공정에 적용하기가 용이하다는 잇점이 있다.

Claims (5)

  1. 기판과 콘택되게 형성된 다수 개의 금속패턴이 절연막으로 피복되어 있고, 상기 절연막 상에는 상기 금속패턴들과 콘택되는 단일 금속패드가 형성된 반도체 소자의 패드부에 있어서,
    상기 금속패턴은 기판과 금속패드 사이의 캐패시턴스를 조절하기 위해 일부분만이 선택적으로 금속패드와 연결된 것을 특징으로 하는 반도체 소자의 패드부.
  2. 제 1 항에 있어서, 상기 금속패턴은 기판과 콘택되는 하층 금속패턴 및 상층 금속패턴의 2층 구조로 형성된 것을 특징으로 반도체 소자의 패드부.
  3. 제 2 항에 있어서, 상기 금속패턴의 상층 금속패턴들은 하부 금속패턴들과 모두 연결되고, 금속패드와는 일부만이 선택적으로 연결된 것을 특징으로 하는 반도체 소자의 패드부.
  4. 제 2 항에 있어서, 상기 금속패턴의 상층 금속패턴들은 금속패드와 모두 연결되고, 하층 금속패턴들의 일부와만 선택적으로 연결된 것을 특징으로 하는 반도체 소자의 패드부.
  5. 제 2 항에 있어서, 상기 상층 금속패턴들은 일부만이 금속패드와 선택적으로 연결되며, 상기 하층 금속패턴들과도 일부만이 선택적으로 연결된 것을 특징으로 하는 반도체 소자의 패드부.
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