KR101269329B1 - 반도체 칩 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 자신의 사이즈를 감소시키는 반도체칩에 관한 것이다. 이를 위해 본 발명은, 서로다른 높이를 갖는 복수개의 패드, 상기 패드 상에 형성된 범프 및 상기 범프의 상부와 접속된 이너리드를 포함하는 반도체 칩을 제공한다.

패드, 범프, 반도체 칩, 패키지, 이너리드

Description

반도체 칩{SEMICONDUCTOR CHIP}

도 1은 종래기술에 따라 본딩와이어를 사용하는 패키지 방법을 나타낸 도면.

도 2는 종래기술에 따른 LOC 패키지 방법을 나타낸 평면도.

도 3은 도 2의 A-A' 절단면에 따른 단면도.

도 4는 본 발명의 일실시예에 따른 패키지 방법을 나타낸 평면도.

도 5는 종래기술과 본 발명의 차이점을 설명하기 위한 도면.

도 6은 도 4의 B-B' 절단면에 따른 단면도.

도 7A 내지 도 7D는 본 발명의 일실시예에 따른 범프의 형성 방법을 나타낸 순서도.

* 도면의 주요부분에 대한 부호의 설명 *

201 : 최종금속배선 202, 204 : 콘택플러그

203A, 203B : 패드 205 : 보조패드

206A, 206B : 범프 207A, 207B : 이너리드

209~211 : 층간절연막

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 칩의 패키지에 관한 것이다.

최근에 정보통신산업, 컴퓨터산업 및 표시장치산업이 급속하게 발전함에 따라 여기에 사용되는 전자부품에 대한 고기능화, 저가격화 및 저전력화가 지속적으로 진행되고 있다. 아울러, 이와 같은 전자부품을 사용하는 전자기기를 경박단소화하는 노력 또한 지속적으로 이루어지고 있다. 이와 같은 노력은 반도체 장치(semiconductor device)를 핵심 부품으로 사용하면서 실현되고 있다. 즉, 반도체 장치의 집적회로가 초미세화되면서 집적도도 증가하고, 고기능화되고 있으며, 아울러 새로운 실장방법을 포함한 패키지(package) 공정기술도 개발되면서 전자부품 및 전자기기 산업의 급속한 발전을 견인하고 있다.

이중에서 패키지 공정은 반도체 칩(chip)을 외부 단자와 전기적으로 접속시키는 한편, 반도체 칩의 내부는 외부로부터 보호하기 위한 공정이다. 종래기술에 따른 패키지 공정은 이와 같은 목적을 충실히 수행할 수 있도록 접속공정 및 봉지공정이 개발되어 적용되어져 왔다. 그러나, 최근에는 반도체 장치를 사용하는 전기기기의 종류가 증가하고, 거기에 사용되는 반도체 칩의 크기, 형태 및 성능 등이 다양화되면서 접속공정 및 봉지공정 등을 포함하는 반도체 칩의 패키지 방법이 변화하고 있는 추세에 있다.

초기의 패키지 방법은 도 1과 같이 본딩와이어(11, bonding wire)를 통해 베어칩(14, bare chip)의 패드(12, pad)와 리드프레임(15, lead frame)의 이너리드(13, inner lead)를 연결하였다. 이때, 개별 리드프레임(15)간의 간격 'D1'은 서로간의 간섭으로 인해 문제점이 발생하지 않는 최소거리를 유지하여 배치된다.

이렇게 본딩와이어(11)를 통한 패키지 방법은 본딩 공정이 추가적으로 실시되어 경제적이지 못하고, 추가적인 불량이 발생될 가능성이 높다.

그래서 등장한 것이 베어칩에 리드가 얹혀지는 LOC(lead on bare chip) 패키지 기술이다.

도 2는 종래기술에 따른 LOC 패키지 방법을 나타낸 평면도이다.

도 2를 참조하면, 리드프레임(25)의 이너리드(23)와 베어칩(24)이 직접적으로 연결된 것을 볼 수 있다. 이때, 베어칩(24) 위에 이너리드(23)가 얹혀진다.

그리고, 베어칩(24) 상부에서 이너리드(23)와 접촉되는 영역을 일반적으로 범프(22, bump)라 칭한다.

범프(22)는 베어칩(24) 내의 패드와 연결된 돌출된 금속막으로써, 이너리드(23)와 용이하게 접촉하기 위해 형성된다.

도 3은 도 2의 A-A' 절단면에 따른 단면도로써, 도 2의 도면부호를 인용하여 설명한다.

도 3을 참조하면, 최종금속배선(33)과 범프(22B)가 접촉하고, 범프(22B)와 이너리드(23)가 접촉됨을 볼 수 있다. 이를 통해 베어칩(24) 내/외부간 신호를 전달한다.

한편, 현재의 개별 범프(22A~22D)는 동일한 높이로 돌출되고, 이 때문에 리드프레임(25)간 간섭회피 거리(D1)는 수평적일 수 밖에 없다. 즉, 베어칩(24) 내의 범프(22A~22D)의 수는 점차적으로 증가되고 있는 것에 반하여 정해져 있는 리드프레임(25)간 최소거리(D1) 때문에 패키징칩의 소형화가 어려워지고 있다.

따라서, 리드프레임(25)간 최소거리(D1)를 유지하면서도 패키징칩을 소형화시킬수 있는 패키지 기술의 개발이 필요하다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 자신의 사이즈를 감소시키는 반도체 칩을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 서로다른 높이를 갖는 복수개의 패드, 상기 패드 상에 형성된 범프 및 상기 범프의 상부와 접속된 이너리드를 포함하는 반도체 칩을 제공한다.

그리고, 본 발명의 다른측면에 따르면, 기판 상에 동일한 높이를 갖는 복수개의 패드를 형성하는 단계, 일부 패드 상에 보조패드를 형성하는 단계, 상기 패드와 상기 보조패드 상에 범프를 형성하는 단계 및 를 포함하는 반도체 소자의 제조 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 제1 실시예에 따른 패키지 방법을 나타낸 평면도이다.

도 4를 참조하면, 돌출되는 높이가 다른 범프(102A, 102B)가 형성되고, 그 상부에 이너리드(103A, 103B)가 각각 접촉된 것을 볼 수 있다. 이렇게 돌출되는 높이가 각기 다른 범프(102A, 102B)를 형성하게 되면, 이 돌출되는 높이에 따라 개별 이너리드(103A, 103B)도 높이가 달라지게 된다.

이것이 의미하는 것은 도 5와 같다. 즉, 종래의 경우에는 복수개의 이너리드가 수평적으로 배치되기 때문에 최초~최종 이너리드간의 거리가 'D2'였다. 하지만, 본 발명의 실시예에서는 높이가 다른 이너리드(103A, 103B)로 인해 교차적으로 이너리드가 배치되기 때문에 최초~최종 이너리드간의 거리는 'D3'가 된다. 이때, D2 > D3인 것은 명백한 것이기 때문에 반도체 칩의 사이즈를 줄일 수 있다.

도 6은 도 4의 B-B' 절단면에 따른 단면도로써, 도 4의 도면부호를 인용하여 설명한다.

도 6을 참조하면, 최종금속배선(201) 상에 높이차를 갖는 복수개의 패드(203A, 203B)가 형성된다. 이는 그리고, 각 범프(206A, 206B)의 높이를 달리하기 위해 패드(203A) 상에 보조패드(205)가 추가로 형성된다. 이 보조패드(205)와 패드(203A)는 금속배선 콘택플러그(204)로 연결된다. 그리고, 도 6에서는 단층의 보조패드(205)를 도시하고 있으나, 보조패드(205)는 복수의 층으로 형성될 수도 있 다.

계속해서, 보조패드(205)와 패드(203B)에 범프(206A, 206B)가 형성되고, 이 범프(206A, 206B)는 이너리드(207A, 207B)에 각각 연결된다. 이때, 제1 이너리드(207A)와 제2 이너리드(207B)는 최소간격(D1)을 유지하고 있어야 한다.

그리고, 설명하지 않은 도면부호 '208'은 베어칩, '209~211'은 층간절연막 및 '202'는 금속배선 콘택플러그에 해당한다.

도 7A 내지 도 7D는 본 발명의 제1 실시예에 따른 범프의 형성 방법을 나타낸 순서도이다.

우선, 도 7A에 도시된 바와 같이, 최종금속배선(302)과 제1 콘택플러그(303)가 형성된 제1 층간절연막(301) 상에 복수개의 패드(304)를 형성한다.

최종금속배선(302), 제1 콘택플러그(303) 및 패드(304)는 전도성 물질로 형성하는 것이 바람직하며, 제1 층간절연막(301)은 절연특성이 우수한 물질로 형성하는 것이 바람직하다.

다음으로, 도 7B에 도시된 바와 같이, 패드(304)가 형성된 결과물 상에 제2 층간절연막(305)을 형성한 후, 선택적으로 제2 층간절연막(305)을 관통하는 제2 콘택플러그(306)를 형성한다.

위와 마찬가지로 제2 콘택플러그(306)는 전도성 물질로 형성하는 것이 바람직하고, 제2 층간절연막(305)은 절연특성이 우수한 물질로 형성하는 것이 바람직하다.

이어서, 제2 콘택플러그(306)와 접하는 보조패드(307)를 형성한다. 보조패 드(307)도 전도성 물질로 형성한다.

다음으로, 도 7C에 도시된 바와 같이, 보조패드(307)가 형성된 결과물 상에 제3 층간절연막(310)을 형성한다.

이어서, 제3 층간절연막(310)을 선택적으로 식각하는데, 이 식각으로 인해 보조패드(307)를 노출시키는 제1 오픈영역(309A)과 보조패드(307)와 연결되지 않은 패드(304B)를 노출시키는 제2 오픈영역(309B)이 형성된다.

다음으로, 도 7D에 도시된 바와 같이, 제1 오픈영역(309A)과 제2 오픈영역(309B) 내에 범프(311A, 311B)를 형성한다.

범프(311A, 311B)는 도금방식을 통해 형성되기 때문에 범프(311A, 311B) 끼리는 동일한 높이를 갖는다. 따라서, 보조패드(307)로 인해 이미 높낮이가 결정된 상태에서 동일한 높이를 갖는 범프(311A, 311B)가 형성되기 때문에 범프(311A, 311B)들간의 높이는 보조패드(307)와 패드(304A)의 높이차 만큼 차이가 나게 된다.

결과적으로 제3 층간절연막(310) 상부에 돌출되는 범프(311A, 311B)들간의 높이가 차이가 나게 되고, 이 범프(311A, 311B) 상부와 접속되는 이너리드들도 높이차가 발생되는 것이다.

본 발명의 제1 실시예는 위와 같이 높이차를 갖는 이너리드들을 이용하여 도 5와 같이 최초~최종 이너리드간의 거리를 줄인다. 즉, 반도체 칩의 사이즈를 감소시킨다.

도 8은 본 발명의 제2 실시예에 따른 패키지 방법을 나타낸 평면도이다.

도 8를 참조하면, 돌출되는 높이가 다른 범프(502A, 502B)가 형성되고, 그 상부에 이너리드(503A, 503B)가 각각 접촉된 것을 볼 수 있다. 이때, 이너리드(503A, 503B)를 포함하는 리드프레임(505A, 505B)은 같은 방향을 향한다. 바람직하게는 돌출 높이가 낮은 범프(502A)와 접촉된 리드프레임(505B)이 향하는 방향과 모든 리드프레임(505A, 505B)이 동일한 방향을 갖는다.

이렇게 모든 리드프레임(505A, 505B)이 한 방향을 갖을 경우, 한쪽 방향으로 향하던 리드프레임 - 정확하게는 이너리드를 제외한 리드프레임 - 만큼의 폭을 감소시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 살펴본 바와 같이, 본 발명은 반도체 칩의 사이즈를 감소시킬 수 있다.

Claims (4)

1. 복수개의 패드;

   상기 패드 상에 형성된 서로다른 높이를 갖는 범프; 및

   상기 범프의 상부와 접속된 이너리드;

   를 포함하는 반도체 칩.
2. 제1항에 있어서,

   상기 복수개의 패드는

   동일한 높이를 갖으며,

   일부 패드 상에 보조패드를 더 형성하여 상기 범프가 서로 다른 높이를 갖는 것을 특징으로 하는 반도체 칩.
3. 제1항에 있어서,

   상기 이너리드는 동일 방향으로 연장된 것을 특징으로 하는 반도체 칩.
4. 기판 상에 동일한 높이를 갖는 복수개의 패드를 형성하는 단계;

   일부 패드 상에 보조패드를 형성하는 단계;

   상기 패드와 상기 보조패드 상에 범프를 형성하는 단계; 및

   를 포함하는 반도체 소자의 제조 방법.

Images