KR100781146B1 - 탭 본딩을 이용한 비지에이 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 패키지의 높이를 줄이고, 이너리드의 휨 등 불량으로 인한 수율 저하를 방지하기 위한 것으로, 상면에 구리 박판이 형성되되, 일부는 이너 리드로 되고, 잔부에는 패턴이 형성되며, 전도성 물질이 충진되어진 적어도 하나 이상의 비아 홀을 구비한 중공의 기판과, 그 중공 내에서 이너 리드의 하면에 범프를 매개로 부착되는 칩과, 기판의 하면 곧 비아 홀의 하부에 부착되어 기판 상면의 구리 박판과 전기적으로 연결되도록 형성된 솔더 볼 및 칩과 기판의 내벽 사이 및 칩의 상면과 이너 리드의 일부에 채워지는 충진제를 포함하여 이루어진 것을 특징으로 하는 비지에이 패키지 및 그 제조방법에 관한 것이다.

패키지, 비지에이, 탭, 플립 칩

Description

탭 본딩을 이용한 비지에이 패키지 및 그 제조방법{BGA semiconductor package using TAB bonding and the fabrication method thereof}

도 1은 종래의 플립 칩 본딩 패키지의 단면도.

도 2는 종래의 탭 본딩 패키지의 단면도.

도 3은 본 발명의 일 실시예에 따른 비지에이 패키지의 단면도.

도 4는 본 발명의 다른 실시예에 따른 비지에이 패키지의 단면도.

도 5a 내지 도 5e는 본 발명의 제 1실시예에 따른 비지에이 패키지의 기판을 제조하는 방법을 나타내는 도면.

※도면의 주요부분에 대한 부호의 설명※

30: 칩 40: 기판

41: 접착제 42: 구리 박막

43: 디바이스 윈도(Device window) 44: 비아 홀(Via Hole)

45: 범프 46: 피에스알(PSR) 층

50: 솔더 볼 51: 유비엠(UBM)

52: 피아이(PI) 박막 60: 충진제

본 발명은 반도체 패키지에 관한 것으로, 플립 칩 본딩과 탭 본딩의 단점을 개선하여 패키지 부피를 줄일 수 있는 비지에이 패키지(BGA Package)에 관한 것이다.

최근 산업용 전자기기의 고기능화, 고집적화, 소형화가 추구되고 있고, 이에 따라 반도체 패키징 기술에도 많은 변화가 요구되고 있다.

반도체 패키지의 발전 추세는 패키지의 크기를 가급적 감소시키면서도 작동의 신뢰성이 보장될 수 있는 방향으로 나아가고 있다. 따라서 현재 가장 널리 사용되는 리드 프레임의 표면 실장형으로부터 초소형의 CSP(chip scale semiconductor package)로 발전하고 있다.

이러한 고성능과, 소형화에 발맞추어 반도체 패키지에 있어, 와이어리스(wireless) 본딩 기술이 급속히 발전하고 있는데, 이와 같은 기술로서 플립칩(Flip chip) 본딩과 탭(TAB) 본딩을 들 수 있다.

도 1은 종래의 플립 칩 본딩 패키지의 단면을 도시한 것이다. 먼저 칩(10)위에 형성된 알루미늄 본딩 패드(미도시) 상에 솔더 범프나 금(Au) 범프(11)를 형성하고, 그 위에 비아 홀(Via Hole:14)이 형성된 기판(12)을 접합시킨다. 그리고 기판(12) 상에는 다수의 솔더 볼(13)을 접착시키고, 봉지재(15)를 기판(12)과 칩(10)사이에 개재하여 범프 및 칩을 보호한다. 이러한 플립 칩 본딩 패키지는 보드에 칩을 직접 본딩할 경우 보드와 칩의 열팽창율의 차이로 말미암아 칩이 손상되기 쉬운 문제가 있어 이를 보완하기 위해 기판을 사용하여야 하는 데, 이러한 기판의 사용 은 패키지의 두께를 감소시키는 데 한계를 나타내게 된다.

도 2는 탭(TAB) 본딩 방법에 따른 패키지의 단면을 도시한 것이다. 도면 상 주요 부분에 대한 부호는 도 1과 동일한 부분의 경우 동일한 부호를 사용하였다.

탭 본딩 패키지의 제조과정을 살펴보면, 칩에 형성된 본딩 패드(미도시)위에 범프를 형성한 후, 탭 테이프(26)의 이너 리드(Inner Lead:27)와 열압착에 의해 접합시킨다. 그리고 칩의 본딩을 보호하기 위해 인캡슐런트(25)인 충진제로 인캡슐레이션(Encapsulation)하면 조립이 끝나게 된다. 이러한 탭 본딩의 경우에는 리드 핑거(Lead finger)를 이용한 갱 본딩(Gang bonding)으로 본딩하기 때문에 이너 리드(27)가 매우 취약하며, 리드 핑거의 휨에 따라 직접적인 패키지 불량을 초래하여 품질 저하를 불러오고 있다. 또한 탭 본딩의 경우 탭 테이프에 패턴을 형성하게 되는 데, 이러한 패턴 형성공정은 대개 릴상태에서 이루어지게 되고(Reel to Reel), 이렇게 릴 단위로 공정이 진행됨에 따라 이너 리드의 휨이 발생하기 쉬운 문제가 있다. 또한 탭 본딩의 경우 이러한 공정상의 취약점 외에 기본적으로 솔더볼이 형성되는 부위도 칩과 반대의 위치에 형성되므로 패키지의 전체적인 높이를 낮추는 데는 한계가 있게 된다.

이렇게 씨에스피(chip scale package)의 사이즈를 적게 하려는 노력이 매우 다양한 방법으로 시도되고 있다. 일본 특허 특개소10-270500호에 개시된 기술의 경우에도 이러한 노력 중의 하나라 볼 수 있는 데, 이 또한 솔더 볼이 형성되는 위치가 칩의 반대면으로 패키지의 높이를 줄이는 데는 구조적인 한계가 있게 되는 것이다.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 패키지 높이를 현저히 줄일 수 있는 비지에이 패키지를 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 종래의 탭 본딩에서 이너리드의 불량이 쉽게 발생하는 점을 보완하여 공정 상의 불량을 줄일 수 있는 비지에이 패키지의 제조방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 상면에 구리 박판이 형성되되, 일부는 이너 리드로 되고, 잔부에는 패턴이 형성되며, 전도성 물질로 충진되어지는 적어도 하나 이상의 비아 홀을 구비한 중공의 기판과, 그 중공 내에서 이너 리드의 하면에 범프를 매개로 부착되는 칩과, 기판의 하면 곧 비아 홀의 하부에 부착되어 기판 상면의 구리 박판과 전기적으로 연결되도록 형성된 솔더 볼 및 칩과 기판의 내벽 사이 및 칩의 상면과 이너 리드의 일부에 채워지는 충진제를 포함하여 이루어진 것을 특징으로 하는 비지에이 패키지를 제공한다.

본 발명의 다른 특징에 의하면, 상면에 구리 박판이 형성되되, 일부는 이너 리드로 되고, 잔부에는 패턴이 형성된 중공의 기판과, 그 중공 내에서 이너 리드의 하면에 범프를 매개로 부착되는 칩과, 구리 박판 상에 형성된 솔더 볼 및 기판의 일부 및 칩의 상면과 이너 리드의 일부에 채워지는 충진제를 포함하여 이루어진 비지에이 패키지가 제공된다.

또한 상기 목적을 달성하기 위하여, 본 발명은 절연성 기판의 상면에 접착제 를 도포하고, 기판 중앙에 개구의 디바이스 윈도(Device window)를 형성한 후, 기판의 상면 전체에 걸쳐 구리 박판을 라미네이팅하고, 기판에 적어도 하나 이상의 비아 홀(Via hole)을 형성한다. 다음, 비아 홀 내부를 전도성 물질로 채운 후, 기판의 표면에 형성된 상기 구리 박판 상에 패턴을 형성한다. 그리고, 기판 하면의 비아 홀 하부에 유비엠(UBM)을 형성하고, 디바이스 윈도 내측의 구리 박판 하부에 범프를 매개로 칩을 탑재한 뒤에, 이 기판의 일부 및 칩의 상면과 구리 박판의 일부에 충진제를 충진하고 상기 유비엠의 하부에 솔더 볼을 형성하는 것을 특징으로 하는 비지에이 패키지의 제조방법을 제공한다. 상기의 기판이 전도성인 경우, 예를 들면 메탈 등인 경우에는 비아홀을 형성하고 비아홀 내벽을 절연성 물질을 도포하고 그 내부에 전도성 물질로 충진을 하는 공정이 추가된다.

이와 같은 본 발명의 다른 특징에 의하면, 절연성 기판의 상면에 접착제를 도포하고, 기판 중앙에 개구의 디바이스 윈도(Device window)를 형성한 후, 기판의 상면 전체에 걸쳐 구리 박판을 라미네이팅하고, 이 구리 박판 상에 패턴을 형성한 뒤, 디바이스 윈도 내측의 구리 박판 하부에 범프를 매개로 칩을 탑재하고, 이 기판의 일부 및 칩의 상면과 구리 박판의 일부에 충진제를 충진하고, 상기 구리 패턴상에 솔더볼을 형성하는 것을 특징으로 하는 비지에이 패키지의 제조방법이 제공된다.

이하, 첨부된 도면을 참고하여 본 발명에 대해 보다 상세히 설명한다.

도 3은 본 발명의 바람직한 일 실시예에 따른 비지에이(Ball Grid Array) 패키지의 단면을 도시한 그림이고, 도 4는 본 발명의 다른 실시예에 따른 비지에이 패키지의 단면을 도시한 그림이다.

본 발명의 비지에이 패키지는 탭 본딩 방식과 플립칩 본딩 방식의 단점을 보완한 것으로, 본딩 구조를 탭(TAB) 본딩 방식과 같이 하면서, 아웃 리드(out lead)부분을 기판으로 제작한 것이다.

우선, 도 3에서 본 발명에 일 실시예에 따른 비지에이 패키지의 구조를 보면, 내부에 디바이스 윈도(Device Window:43)를 갖고 상면에 구리 박막(42)이 라미네이팅되어 있는 기판(40)에 반도체 칩(30)이 디바이스 윈도(43)의 내부에서 구리 박막(42)으로 인해 형성된 이너 리드(47)의 하면에 부착되는 구조이다. 그리고, 솔더 볼(50)이 기판(40)의 하면에 부착된다. 곧 이와 같은 구조의 패키지는 탭 범핑 패키지에서 테이프 대신 기판을 사용하여 테이프의 릴을 사용하지 않고 스트립으로 취급하기 때문에 불량률을 현저히 감소시킬 수 있다. 이와 같이 형성된 패키지에 칩과 이너 리드(47)의 보호를 위해 충진제(60)로 칩의 상부와 측면부가 채워지게 된다. 그림에서 볼 수 있듯이 이너 리드(47)는 기판(40) 상면에 형성된 구리 박막(42) 중 기판(40)의 디바이스 윈도(43) 내측으로 더욱 연장된 부분이 되며, 또한 기판(40)에는 기판 하부의 솔더 볼(50)과 전기적으로 연결될 수 있도록 적어도 하나 이상의 비아 홀(Via hole: 44)이 형성되고, 이 비아 홀(44)의 내벽은 구리 도금이 되어 기판(40) 상하부의 전도가 가능하도록 하거나 내부가 전도성 물질로 충진된다. 기판(40) 상면의 구리 박막(42)에는 소정의 패턴이 형성된다. 또한 기판의 상, 하부로 도전 부위를 제외한 부분에는 광반응성 절연막(46)이 형성되어 구리 박막(42)을 보호하게 된다. 이 광반응성 절연막(46)은 PSR(Photo Solder Resist)을 도포해 빛에 반응하여 절연막으로 형성되도록 하는 것이다.

다음으로 이러한 기판(40)과 반도체 칩(30)을 전기적으로 연결하기 위해 기판(40) 상면에 형성된 구리 박막으로 이루어진 이너 리드(47)의 하면에 범프(45)를 형성한다. 물론 이 범프(45)는 부착될 반도체 칩(30)의 본딩 패드(미도시)의 위치에 대응하는 곳에 형성되어야 할 것이다.

칩과 기판상의 이너리드간의 전기적 연결과 절연체 충진이 끝이나면 기판(40)의 하면에 외부 회로와의 전기적 연결을 위하여 적어도 하나 이상의 솔더 볼(50)을 형성하게 되는 데, 이 솔더 볼(50)을 형성하기 위해, 먼저 기판(40)의 비아 홀(44)의 하부에 UBM(Under Bump Metallurgy: 51)을 형성한다. 본 발명의 바람직한 실시예에서 유비엠(51)은 Ni/Au 무전해 도금층으로 한다. 이렇게 유비엠(51)을 형성한 후에 그 하부에 솔더 볼(50)을 형성하는 것이다. 유비엠층(51)의 반대면에는 PI 테이프로 PI박막(52)과 같은 비전도성 물질을 형성시켜 이너 리드(47)를 보호할 수 있다.

이와 같은 본 발명의 바람직한 일 실시예에 따르면, 패키지 내에서 반도체 칩(30)과 외부회로와의 연결을 위한 솔더 볼(50)이 기판(40)의 하면에 배치되어 있어, 종래의 플립칩 본딩 패키지나, 탭 본딩 패키지의 구조적 한계로 인한 패키지 높이의 제한을 어느 정도 벗어날 수 있게 된다. 곧, 패키지의 높이를 현격히 줄일 수 있는 것이다.

한편, 도 4는 본 발명의 다른 일 실시예에 따른 비지에이 패키지를 나타낸 것인 데, 이것은 솔더 볼(50)을 기판(40)의 상면에 형성한 것이다. 이렇게 기판의 상면에 솔더 볼(50)이 형성될 경우에는 솔더 볼(50)이 패터닝된 구리 박막에 직접 연결될 수 있기 때문에 기판(40)에 비아 홀(44)을 형성할 필요가 없게 된다. 곧, 광반응성 절연막(46)이 형성되지 않은 노출된 구리 박막 상에 유비엠(51)을 형성하고, 이 유비엠(51)의 위로 다시 솔더 볼(50)을 형성한다. 또한, 이 때에도 역시 칩(30)은 기판(40)의 디바이스 윈도(43) 내측에서 이너 리드(47)의 하부에 형성되며, 충진제(60)가 채워져 칩(30)을 보호하게 된다. 이와 같은 구조의 비지에이 패키지는 도 3에 형성된 실시예에 비해 패키지의 높이를 줄이는 효과는 저하되나, 이 역시 종래 탭 본딩에서 오는 리드의 불량 등을 줄일 수 있는 패키지이다.

다음으로, 상기와 같은 구조를 갖는 본 발명에 따른 비지에이 패키지를 제조하는 방법에 대해 설명한다.

도 5a 내지 도 5e는 도 3에서 나타낸 본 발명의 바람직한 일 실시예에 따른 비지에이 패키지를 제조하는 방법을 나타낸 도면들이다. 이를 순차적으로 설명한다.

먼저, 기판(40)을 이룰 베이스 부재의 상면 전체에 걸쳐 접착제(Adhesive: 41)를 도포한다. 이 때 기판(40)은 FR4, BT, Metal Core와 같은 절연성 재질로 사용하는 것이 바람직하다. 이렇게 접착제(41)가 고르게 도포된 기판(40)의 칩(30)이 안착될 중앙부에 흔히 디바이스 윈도(Device Window: 43)라고 불리우는 개구부를 형성한다. 다음으로 이러한 기판(40) 전면에 걸쳐 구리 박막(42)을 라미네이팅한다. 이때, 구리 박막(42)은 디바이스 윈도(43)를 덮도록 형성된다. 기판(40)에는 또한 하부의 솔더 볼(50)과 전기적으로 연결될 수 있도록 비아 홀(44)을 적어도 하 나 이상 형성한다.(도 5a 참조)

다음으로 비아 홀(44)의 내부 벽면은 기판(40) 상면의 구리 박막(42)과 기판(40) 하부의 솔더 볼(50)을 전기적으로 연결할 수 있도록 구리 도금과 같이 도체 처리를 해 주거나, 전도성 물질로 충진하고, 구리 박막(42) 상에 패턴을 형성한다. 패턴은 노광/현상 및 에칭의 방법으로 행하게 되며, 이는 기판(40)의 디바이스 윈도(43) 상에 형성되어 있는 구리 박막(42) 부분에도 행하여 구리 박막(42)에 의한 이너 리드(47)를 형성할 수 있다. (도 5b 참조)

이렇게 형성된 이너 리드(47)의 하면으로 반도체 칩의 본딩 패드와 연결될 수 있도록 칩의 본딩 패드에 대응되는 위치에 범프(45)를 형성한다. 범프(45)를 형성하는 방법은 다양하게 있을 수 있는 데, 스크린 프린팅(Screen Printing)으로 리플로우(Reflow)를 거쳐 금 범프 또는 솔더 범프를 형성할 수 있다. 이 범프는 반도체 웨이퍼에 형성할 수도 있는 데, 먼저 웨이퍼에 후면 코팅을 실시하고, 클리닝하여 패드의 이물질을 제거한 다음, 패드에 Ni/Au무전해 도금을 하고, 다시 후면 코팅을 제거한 후 솔더를 스크린 프린팅하고, 리플로우하여 솔더 범프를 형성하는 것이다.

다음으로 구리 박막(42)의 표면을 보호하기 위하여 광반응성 절연막(46)을 도포한다(도 5c 참조). 광반응성 절연막(46)은 PRS(Photo Solder Resist)라고 하는 것으로 빛이 비취면 절연막이 형성되는 것이다.

다음으로 노광 및 형상하고, 다시 에칭하여 이너 리드(47)와 솔더 볼 패드 등 도전성 부위를 노출시키도록 한다(도 5d 참조).

그 다음, 솔더 볼(50)이 부착될 기판(40)의 하면, 곧 비아 홀(44) 하부에 Ni/Au 무전해 도금으로 유비엠(51)을 형성한다. 이 때, 유비엠(51)은 다른 어떤 방법으로 형성하여도 무방하다. 또한 이너 리드(47)를 보호하기 위하여 유비엠(51)이 형성된 반대편에 PI 테이프와 같은 비전도성 물질로 PI박막(52)을 형성할 수 있다(도 5e 참조).

이렇게 형성된 기판(40)의 하면에 솔더 볼(50)을 형성하고, 디바이스 윈도(43) 내측으로 이너 리드(47)의 하면에 칩(30)을 플립 칩 본더로 어태치(Attach)한 후 리플로우(Reflow)하여 접합시킨다. 그 다음, 이너 리드(47), 범프(45) 및 칩(30)을 보호하기 위해 칩(30)의 측면과 상면 및 이너 리드(47)의 일부에 충진제(60)를 충진하고, 큐어링(Curing)으로 경화시키면 본 발명의 바람직한 일 실시예에 의한 비지에이 패키지의 조립이 완성된다.

도 4에 나타난 바와 같은 본 발명의 제 2 실시예에 따른 비지에이 패키지의 제조 방법도 기본적으로는 상기 설명한 제조방법과 같은 방법에 따른다. 다만, 솔더 볼(50)이 기판(40)의 상면에 형성되므로, 기판에 비아 홀(42)을 형성할 필요가 없게 되는 것이다. 이를 개괄적으로 설명하면 다음과 같다.

기판이 될 절연성 베이스 부재 상에 접착제(41)를 도포하고 디바이스 윈도(43)를 형성한다. 그 위로 구리 박막(42)을 라미네이팅하고, 그 위에 패턴을 형성한다. 이 때, 이너 리드(47)도 동시에 형성되도록 하는 것이 바람직하다. 다음, 기판 범핑을 실시할 경우 이너 리드(47)의 하면에 스크린 프린팅의 방법으로 금 범프나 솔더범프를 형성하며, 반도체 웨이퍼에 범핑할 경우에는 상기 설명한 바 와 같이 웨이퍼의 후면에 범프를 형성한다. 그 다음으로 구리 박막(42)을 보호하도록 기판(40)에 광반응성 절연막(46)을 형성한 후, 노광, 현상 및 에칭 과정을 거쳐 도전성 부위를 노출시킨다. 노출된 구리 박막(42) 상에 유비엠(51)을 형성한 후, 그 위로 솔더 볼(50)을 형성한다. 이렇게 만들어진 기판(40)의 이너 리드(47) 하면으로부터 반도체 칩(30)을 상기와 같은 방법으로 접착시키고, 칩(30) 상부와 그 주위 공간부를 충진제고 채워 경화시키면, 본 발명에 따른 제 2 실시예의 비지에이 패키지를 제조할 수 있다.

상기와 같은 비지에이 패키지 및 그 제조방법에 따르면, 패키지 전체의 부피를 현저히 감소시킬 수 있고, 기판에 구리 박막을 라미네이팅시켜 기존의 탭 본딩에서의 탭 테이프를 대체함으로 리드 불량을 현저히 감소시킬 수 있다.

또한 본 발명에 의한 비지에이 패키지 및 그 제조방법은 릴을 사용하지 않고 스트립(strip)을 사용하기 때문에 보다 안전하고, 불량률이 적게 반도체 패키지를 제조할 수 있어, 수율향상 및 생산비용을 절감시킬 수 있다.

본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명한 것이나, 당해 기술 분야의 통상의 지식을 가진 자들에게는 다양한 변형 및 다른 실시예가 가능하다는 점이 이해될 것이다. 따라서 본원 발명의 보호범위는 첨부된 특허청구범위에 의해서 정해질 것이다.

Claims (10)

1. 상면에 구리 박판이 형성되되, 일부는 이너 리드로 되고, 잔부에는 패턴이 형성되며, 적어도 하나 이상의 비아 홀을 구비한 중공의 기판과;

   상기 기판의 중공 내에서 이너 리드와 범프를 매개로 전기적으로 연결되는 칩과;

   상기 기판의 하면에서 상기 비아 홀의 하부에 부착되어 기판 상면의 구리 박판과 전기적으로 연결되도록 형성된 솔더 볼; 및

   상기 기판의 일부 및 칩의 상면과 이너 리드의 일부에 채워지는 충진제를 포함하여 이루어진 것을 특징으로 하는 비지에이 패키지.
2. 제 1항에 있어서,

   상기 비아 홀은 도전 처리된 것을 특징으로 하는 비지에이 패키지.
3. 상면에 구리 박판이 형성되되, 일부는 이너 리드로 되고, 잔부에는 패턴이 형성된 중공의 기판과;

   상기 기판의 중공 내에서 상기 이너 리드와 범프를 매개로 전기적으로 연결되는 칩과;

   상기 구리 박판 상에 형성된 솔더 볼; 및

   상기 칩과 기판의 내벽 사이 및 칩의 상면과 이너 리드의 일부에 채워지는 충진제를 포함하고,

   상기 구리 박판의 상면으로, 상기 솔더 볼이 형성되지 않은 부위에는 절연막이 더 형성된 비지에이 패키지.
4. 삭제
5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,

   상기 솔더 볼이 형성된 반대면에는 비전도성 재질의 보호막이 더 형성된 것을 특징으로 하는 비지에이 패키지.
6. 절연성 기판의 상면에 접착제를 도포하고, 기판 중앙에 개구의 디바이스 윈도(Device window)를 형성하는 단계;

   상기 기판의 상면 전체에 걸쳐 구리 박판을 라미네이팅하는 단계;

   상기 기판에 적어도 하나 이상의 비아 홀(Via hole)을 형성하는 단계;

   상기 비아 홀을 도전 처리하는 단계;

   상기 기판의 표면에 형성된 상기 구리 박판 상에 패턴을 형성하는 단계;

   상기 기판 하면의 비아 홀 하부에 유비엠(UBM)을 형성하는 단계;

   상기 유비엠의 하부에 솔더 볼을 형성하는 단계;

   상기 디바이스 윈도 내측의 구리 박판 하부에 범프를 매개로 칩을 탑재하는 단계; 및

   상기 기판의 일부 및 칩의 상면과 구리 박판의 일부에 충진제를 충진하는 단계를 포함하여 이루어진 것을 특징으로 하는 비지에이 패키지의 제조방법.
7. 제 6항에 있어서,

   상기 유비엠을 형성한 후에 상기 기판의 상면에 비전도성 재질의 보호막을 형성하는 단계가 더 포함된 것을 특징으로 하는 비지에이 패키지의 제조방법.
8. 절연성 기판의 상면에 접착제를 도포하고, 기판 중앙에 개구의 디바이스 윈도(Device window)를 형성하는 단계;

   상기 기판의 상면 전체에 걸쳐 구리 박판을 라미네이팅하는 단계;

   상기 구리 박판 상에 패턴을 형성하는 단계;

   상기 구리 박판 상에 유비엠을 형성하는 단계;

   상기 디바이스 윈도 내측의 구리 박판 하부에 범프를 매개로 칩을 탑재하는 단계;

   상기 칩과 기판의 내벽 사이 및 칩의 상면과 구리 박판의 일부에 충진제를 충진하는 단계; 및

   상기 유비엠의 상부에 솔더 볼을 형성하는 단계;를 포함하고,

   상기 구리 박판을 패터닝한 후에 상기 구리 박판의 상면으로, 상기 솔더 볼이 형성되지 않을 부위에 비전도성 재질의 보호막을 형성하는 단계가 더 포함된 비지에이 패키지의 제조방법.
9. 삭제
10. 제 6항 내지 제 8항 중 어느 한 항에 있어서,

    상기 기판에 패턴을 형성한 후에는 상기 디바이스 윈도를 덮는 구리 박판 하부에서 칩의 본딩패드와 대응되는 부위에 범프를 형성하는 단계가 더 포함된 것을 특징으로 하는 비지에이 패키지의 제조방법.

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