KR20020018116A - 수지로 캡슐화된 ｂｇａ형 반도체 장치 및 그의 제조방법 - Google Patents

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KR20020018116A
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가네꼬 히사시
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Abstract

수지로 캡슐화된 반도체 장치를 제조하기 위한 방법은 제 1 배선 패턴 (11), 절연막 (12), 및 금속평판상의 제 2 배선 패턴 (14) 을 연속해서 형성하는 단계, 반도체 칩 (15) 을 절연막 (12) 상에 탑재하는 단계, 반도체 칩 (15) 의 칩 전극 (16) 을 제 2 배선 패턴 (14) 에 접속하는 단계, 제 1 절연막 (12) 상의 반도체 칩 (15) 을 캡슐화하는 단계, 금속평판을 제 1 배선 패턴 (11) 으로부터 선택적으로 제거하는 단계, 및 금속 범프 (19) 를 제 1 배선 패턴 (11) 의 노출된 하단면 상에 형성하는 단계를 포함한다.

Description

수지로 캡슐화된 ＢＧＡ형 반도체 장치 및 그의 제조방법{RESIN ENCAPSULATED BGA-TYPE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 수지로 캡슐화된 BGA형 반도체 장치 및 그의 제조방법에 관한 것으로, 특히, 반도체 장치의 점유영역과 두께를 감소시키는데 적합한 반도체 구조에 관한 것이다.
BGA형 반도체 장치는 더욱 작은 크기로 인하여 최근에 많이 사용되어왔다. 도 1은 종래의 수지로 캡슐화된 BGA형 반도체 장치의 구조를 도시하고 있다. 반도체 칩 (41) 을 개재 기판 (42; interposer substrate) 의 중심영역상에 탑재하고, 반도체 칩 (41) 의 하단부를 개재 기판 (42) 상에 접착제 (43) 로 고정한다. 개재 기판 (42) 은 폴리이미드, 유리 에폭시, 또는 BT 수지와 같은 유기 절연 재료로 이루어진다. 개재 기판 (42) 상에는, 구리와 같은 금속재료로 이루어진 배선 패턴 (44) 이 형성된다. 접착제 (43) 는 주요성분이 열경화성 에폭시 수지로 되어있는 재료로 이루어진다.
상기 종래의 BGA형 반도체 장치에 있어서, 개재 기판 (42) 은 유기 절연 재료 (45), 및 구리와 같은 금속재료로 이루어지고 유기 절연 재료 (45) 상에 형성된 배선 패드 (44) 를 구비한 2층 구조를 갖는다. 따라서, 개재기판 (42) 과 같은 것을 갖는 BGA형 반도체 장치의 두께를 추가로 줄이는 것이 어려워진다.
일본 특개평 2-240940, 10-116935, 및 11-195733에는 상기 문제를 해결하기 위해 개재 기판을 그 중심표면에서 연마함으로써 수지 개재 기판의 두께를 감소시키는 기술이 개시되어 있다.
상기 일본 특개평에 개시된 기술은 연마에 의해 후에 제거될 수지 개재 기판을 채택하고 있다. 전형적으로, BGA형 반도체 장치에 있어서, 본딩 와이어가 접속된 스티치부의 형성위치가 일단 결정되면, 외부 단자를 구성하는 금속 범프의 위치가 스티치부의 외주변 근방내로 또한 제한되어 버린다. 그 결과, 외부단자는 이들 위치에 대하여 낮은 유연성을 갖게 되고, 이것은 BGA형 반도체 장치와 같은 것을 만들어내는 전자소자와 전자장치의 2차원 크기를 추가로 줄이는 것을 어렵게 한다.
특히, 전자소자와 전자 장치가 더욱 소형화해야 하는 요구에 따라서, 반도체 장치의 외부단자 배열이 더욱 작은 피치를 가져야 하는 필요성이 커진다. 반도체 칩의 전극패드내 패턴 피치는 포토리소그래피의 기술이 발전함에 따라서 어느정도로 협소해졌다. 그러나, 반도체 칩의 금속 범프를 형성하는데 충분한 공간이 여전히 필요해지기 때문에, 외부단자의 피치를 충분히 감소시키지 못하고 있다.
따라서 본 발명의 목적은 반도체 장치의 크기를 줄이는 것으로, 특히, 반도체 장치의 구조를 개선함으로써 이들 두께 및 평면 크기를 줄이는 것이다.
본 발명의 다른 목적은 BGA형 반도체 장치의 제조비용 및 크기를 줄이고, BGA형 반도체 장치를 갖는 전자소자와 전자장치의 신뢰도를 개선시켜서 외부단자의 배열을 유연성있게 제공하는 것이다.
도 1은 종래의 BGA형 반도체 장치의 단면도.
도 2는 본 발명의 제 1 실시예에 따른 BGA형 반도체 장치의 단면도.
도 3은 도 2에 도시된 제 1 배선 패턴의 평면도.
도 4a 및 4b는 도 2에 도시된 제 1 절연막과 제 2 배선 패턴 각각에 있는 스루홀 패턴의 평면도.
도 5는 금속 범프의 배열을 도시하는, 도 2의 반도체 장치의 저면도.
도 6a 내지 6g는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조공정의 단계를 연속적으로 도시하는 반도체 장치의 단면도.
도 7은 본 발명의 제 2 실시예에 따른 BGA형 반도체 장치의 단면도.
도 8은 본 발명의 제 3 실시예에 따른 BGA형 반도체 장치의 단면도.
도 9는 본 발명의 제 4 실시예에 따른 BGA형 반도체 장치의 단면도.
도 10a 내지 10e는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조공정의 단계를 연속적으로 도시하는 반도체 장치의 단면도.
도 11a 내지 11e는 본 발명의 제 7 실시예에 따른 반도체 장치의 제조공정의단계를 연속적으로 도시하는 반도체 장치의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11: 제 1 배선 패턴 12: 제 1 절연층
13: 스루홀 14: 제 2 배선 패턴
15: 반도체 칩 16: 칩 전극
17: 본딩 와이어 18: 캡슐화 수지
19: 금속범프 20: 접착성 절연 시트
본 발명은 제 1 배선 패턴, 제 1 배선 패턴의 상단면 및 측면을 커버하고 내부에 스루홀을 갖는 제 1 절연막, 스루홀을 경유하여 제 1 배선 패턴에 전기접속된 제 2 배선 패턴, 복수의 칩 전극을 갖고 있고 제 1 절연막상에 탑재된 반도체 칩, 칩 전극을 제 2 배선 패턴에 접속하기 위한 배선 부재, 제 1 절연막상의 배선 부재와 반도체 칩을 캡슐화하기 위한 캡슐화 수지, 및 제 1 배선 패턴의 하단면을 커버하는 제 2 절연막을 제공한다.
또한, 본 발명은 금속평판상의 제 1 배선 패턴을 연속해서 형성하는 단계, 복수의 스루홀을 갖는 제 1 절연막을 제 1 배선 패턴상에 형성하는 단계, 스루홀을 경유하여 제 1 배선 패턴에 전기접속되는 제 2 배선 패턴을 제 1 절연막상에 형성하는 단계, 복수의 칩 전극을 갖는 반도체 칩을 제 1 절연막상에 탑재하는 단계, 칩 전극을 제 2 배선 패턴에 접속하는 단계, 제 1 절연막상의 반도체 칩을 캡슐화하는 단계, 제 1 배선 패턴으로부터 선택적으로 금속평판을 하단면으로부터 제거하는 단계, 및 제 2 절연막을 제 1 배선 패턴의 하단면상에 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명은 제 1 배선 패턴을 금속평판의 상단면상에 형성하는 단계, 제 2 배선 패턴을 금속평판의 하단면상에 형성하는 단계, 복수의 칩 전극을 갖는 반도체 칩을 금속평판의 상단면상에 탑재하는 단계, 칩 전극을 제 1 배선 패턴에 접속하는 단계, 반도체 칩을 금속평판의 상단면상에 캡슐화하는 단계, 마스크로서 제 2 배선 패턴을 사용함으로써 금속평판을 제거하는 단계, 복수의 외부전극을 제 2 배선 패턴상에 형성하는 단계, 및 외부전극을 노출시키면서, 제 2 배선 패턴상에 및 금속평판이 제거된 영역상에 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 반도체 장치 및 본 발명의 방법에 의해 제조된 반도체 장치에 따라서, 반도체 칩이 탑재되고 캡슐화된 후에 제거되는 금속평판을 포함시킴으로써 제조공정동안에 기계적 안정도의 열화됨이 없이 반도체 장치의 두께 및 2 차원크기를 상당히 감소시킬 수 있다.
본 발명의 상기 또는 다른 목적, 이점 및 특징을 첨부된 도면을 참조하여 다음 상세히 설명할 것이다.
(실시예)
이하, 유사한 구성요소는 유사한 참조번호를 사용하여 도시되어 있는 첨부된 도면을 참조한 본 발명의 실시예를 기초하여 본 발명을 설명한다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 장치는 제 1 배선 패턴 (11) 및, 제 1 배선 패턴 (11) 의 상단면과 측면을 커버하는 제 1 절연층(12) 을 구비한다. 제 2 배선 패턴 (14) 은 제 1 절연층 (12) 상에 형성되고, 제 1 절연층 (12) 을 관통하도록 제 1 절연층 (12) 에 형성된 스루홀 (13) 을 경유하여 제 1 배선 패턴 (11) 에 접속되어 있다. 반도체 칩 (15) 은 제 1 절연층 (12) 상에 탑재되고, 본딩 와이어 (17) 는 반도체 칩 (15) 상에 형성된 칩 전극 (16) 을 제 2 배선 패턴 (14) 과 접속한다. 캡슐화 수지 (18) 는 제 1 절연층 (12) 상의 반도체 칩 (15) 과 본딩 와이어 (17) 를 캡슐화하고, 외부전극을 이루는 금속 범프 (19) 는 제 1 배선 패턴 (11) 의 하단면상에 형성된다. 제 2 절연층을 이루는 접착성 절연 시트 (20) 는 금속 범프 (19) 의 하단면을 노출하고 제 1 배선 패턴 (11) 의 하단면을 커버한다.
도 3은 제 1 배선 패턴의 예를 도시하는 평면도이다. 제 1 배선 패턴 (11) 은 매우 많은 수의 다각형 아우터 패드 (31) 를 구비한다. 각각의 아우터 패드 (31) 는 그 위에 위치된 스루홀 (13) 에 연결되고 아래에 위치된 금속 범프 (19) 에 연결된다. 상기 스루홀 (13) 을 통하여 위치된 제 2 배선 패턴 (14) 이 반도체 칩 (15) 이 탑재된 영역 이외의 영역상에 형성되기 때문에, 스루홀 (13) 도 또한 반도체 칩이 탑재된 영역 이외의 영역에 형성된다. 금속 범프 (19) 는 반도체 장치의 하단면 전영역 대부분상에 어레이로 배열설치된다. 도 4a 및 4b는 제 1 절연층 (12) 에 형성된 스루홀 (13) 의 위치와 제 2 배선 패턴 (14) 의 위치를 각각 설명하고 있다. 제 1 배선 패턴 (11) 의 아우터 패드 (31) 는 스루홀 (13) 과 금속 범프 (19) 를 전기접속하기에 충분하기 때문에 이들의 위치에 대하여 높은 유연성을 갖는다. 제 1 배선 패턴 (11) 은 Cu 와 42-합금과 같은 재료로 이루어진다.
도 4b에서, 제 2 배선 패턴 (14) 은 각각이 본딩 와이어에 접속된 매우 많은 수의 내부 패드 (32), 및 내부 패드 (32) 를 스루홀 (13) 과 접속하는 수개의 배선부 (27) 를 구비한다. 각각의 내부 패드 (32) 는 반도체 칩 (15) 이 탑재되어 스루홀 (13) 에 접속된 위치 주변에 위치된 내부, 및 내부로부터 외측을 향하여 연장되어 본딩 와이어 (17) 에 접속된 스티치부를 갖고 있다.
도 5는 제 1 배선 패턴 (11) 의 하단면상에 형성된 금속범프 (19) 의 배열을 설명한다. 금속범프 (19) 는 반도체 장치의 전하단면 대부분상에 어레이로 배열설치된다. 이러한 배열은 반도체 칩 (15) 에 접속된 제 2 배선 패턴 (14) 과 금속 범프 (19) 에 접속된 제 1 배선 패턴 (11) 을 이격시킴으로써 이루어진다. 금속 범프 (19) 의 이러한 배열 결과에 의해, 반도체 장치 설계상의 유연성이 개선된다.
이러한 반도체 장치는 그 하단면상에 단지 2개의 얇은 배선 패턴 (11, 14) 과 금속 범프 (19) 의 어레이를 포함하고 있기 때문에 본 실시예에 따른 반도체 장치의 두께를 감소시킬 수 있다.
본딩 와이어 (17) 는 예를들면, Au, Cu, Al 또는 Pd 로 이루어진다. 납땜 또는 도전 페이스트는 본딩 와이어를 접속하는데 사용된다. 접착성 절연 시트 (20) 용 재료로는 열경화성 폴리머를 사용하는 것이 바람직하다.
도 6a 내지 6g는 본 발명의 실시예에 따른 제조공정의 연속단계를 도시하고 있다. 이러한 제조 공정은 도 2에 도시된 제 1 실시예의 반도체 장치의 변형된제조의 일례이다. 이러한 변형례에서, 제 2 배선 패턴 자체는 멀티레벨 배선 패턴이다. 제조에서, 제 1 배선 패턴 (11) 이 에칭에 의하여 금속평판 (21) 의 상단면상에 먼저 형성된다.
도 6a에서, 폴리이미드 또는 에폭시 수지로 이루어진 절연기판의 복수의 배선층을 갖는 멀티레벨 배선층 (23) 은 접착제 (22) 에 의해, 제 1 배선 패턴 (11) 이 형성된 금속평판 (21) 에 고정부착된다. 100℃ 내지 200℃ 의 온도와 제곱 센티미터 당 수 십 킬로그램 (수 십 Kg/cm2) 이 되는 스러스트 압력조건 하에서 접착제 (22) 로서 폴리이미드와 같은 열경화성 폴리머 접착제를 사용한다. 따라서, 접착제는 제 1 배선 패턴 (12) 의 상단면 또는 측면상에 부착된다.
도 6b에 도시된 바와 같이, 스루홀 (24) 은 포토리소그래피 기술을 사용하여 멀티레벨 배선층 (23) 을 패터닝함으로써 제 1 배선 패턴 (11) 상에 형성된다. 포토리소그래피 기술에서, 예를 들면, 포토레지스트가 도포될 수 있고, 절연막이 포토레지스트의 노광 전에 고정부착될 수 있다. 멀티레벨 배선층 (23) 이 금속평판 (21) 상에 고정부착되기 전에 스루홀 (24) 이 스탬핑 다이 또는 드릴로 멀티레벨 배선층 (23) 을 드릴링함으로써 형성될 수 있다.
다음, 도 6c에 도시된 바와 같이, 스루홀 (24) 을 통과하여 연장된 본딩 와이어 (25) 는 멀티레벨 배선 층 (23) 의 외부단자를 제 1 배선 패턴 (11) 과 접속한다. 다음, 도 6d에 도시된 바와 같이, 반도체 칩 (15) 이 멀티레벨 배선층 (23) 상에 탑재되고, 반도체 칩 (15) 의 칩전극 (16) 이 멀티레벨 배선층 (23) 의 내부전극에 본딩와이어 (17) 로 접속된다.
이러한 후에, 도 6e 에 도시된 바와 같이, 반도체 칩 (15) 과 본딩 와이어 (17 및 25) 가 캡슐화 수지 (18) 로 캡슐화된다. 이후, 도 6f에 도시된 바와 같이, 금속평판 (21) 이 그 하단면으로부터 폴링싱됨으로써 제거되어, 금속평판 (21) 의 배선 패턴 (11) 이 남겨지게 된다. 금속평판 (21) 의 제거는 예를 들면, 화학 기계적 연마 (CMP) 기술에 의해 수행된다. 다음, 금속 범프 (19) 는 금속평판 (21) 을 제거함으로써 노출된 제 1 배선 패턴 (11) 상의 소정의 위치에 외부전극으로서 형성된다. 이러한 후에, 반도체 장치가 제 1 배선 패턴 (11) 의 하단면을 제 2 절연층 (20) 으로 커버함으로써 얻어진다.
상기 실시예에서, 제 1 절연층과 제 2 배선 패턴 (14) 이 멀티레벨 배선층 (23) 을 제 1 배선층 (11) 에 본딩함으로써 형성된다. 그러나, 제 1 절연층 (12) 이 형성된 다음, 제 2 배선 패턴 (14) 이 도 2에 도시된 바와 같은 순서로 금속평판 (21) 상에 형성될 수 있다.
예를 들면, 제 1 실시예의 반도체 장치에 있는 제 1 절연층 (12) 이 폴리이미드 또는 에폭시 수지와 같은 감광성 절연수지를 스핀코터로 도포함으로써 형성될 수 있다. 이것은 스루홀 (13) 이 노광 및 현상 단계에 의해 형성될 수 있게 한다. 또한, 스루홀 (13) 은 일반적인 절연재료를 스핀 코터로 도핑하고 이러한 절연재료를 포토레지스트 마스크를 사용하여 에칭함으로써 형성될 수 있다.
제 1 절연층 (12) 을 스크린 프린팅 방법에 의해 형성하는 것 또한 가능하다. 이러한 경우에, 우레탄과 같은 절연재료가 스퀴지 (squeegee) 에 의해 금속평판상에 고정부착되어 고온 베이킹 공정 또는 UV 조사공정에 의해 경화된다.이러한 공정은 스루홀 (13) 이 형성될 위치를 커버하고 제 1 절연층 (12) 이 형성될 위치는 노출하는 스크린 마스크가 제 1 배선 패턴 (11) 상에 탑재된 후에 수행된다. 스크린 마스크는 예를 들면, 와이어 네트 또는 금속 메시 및 금속 메시를 커버하는 마스크로 이루어져 있다.
제 2 배선 패턴 (14) 은 스루홀 (13) 이 내부에 형성되어 있는 제 1 절연층 (12) 을 형성한 후 예를 들면, 스퍼터링에 의해 형성될 수 있다. 이러한 경우에, 레지스트 층이 제 1 절연층 (12) 상에 형성된 다음, 전도층이 스퍼터링에 의해 레지스트 층상에 형성된다. 소정의 패턴이 레지스트 층과 전도층상에 노광과 현상에 의해 형성된 후, Al, Ni, Cu 등이 전해도금에 의해 패턴내에 매립된다. 이후, 레지스트 층이 제거되고 스퍼터링에 의해 만들어진 전도층이 에칭에 의해 제거된다.
제 2 배선 패턴 (14) 은 도전 페이스트를 사용하여 스크린 프린팅에 의해 또한 형성될 수 있다. 이러한 경우에 도전 페이스트 재료로서 Ag 및 Cu 와 같은 금속을 사용할 수 있다. 도전 페이스트가 스크린 프린팅법에 의해 도포된 후, 고온 베이킹 및 UV 조사에 의해 수지를 경화한다.
본 실시예에서의 금속평판 (21) 을 제거하는 방법으로는 화학적 에칭, 기계적인 연삭, 및 기계적인 박리 기술이 화학 기계적 연마와 함께 사용될 수 있다. 이들중, 기계적인 박리 기술은 2개의 금속층 사이에 열팽창 계수의 차이의 이점을 사용하여 금속층들중의 한측을 고온으로 경화시키는 것을 고려할 수 있다. 화학 에칭 기술에 있어서, 예를 들면, 금속평판이 Cu 또는 42-합금로 형성되고, 에칭액으로서 염화구리 제 2 철을 사용할 수 있다. 기계적인 박리 기술이 사용될 경우, 제 1 배선 패턴이 금속평판상에 도금에 의해 형성되고, 이 도금의 경계에서 금속평판이 박리되는 것이 바람직하다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명한다. 제 1 실시예의 차이점들중 하나는 제 1 실시예의 반도체 칩 (15) 의 칩 전극 (16) 을 제 2 배선 패턴 (14) 상에 형성된 금속 범프 (26) 로 대체했다는 것이다. 다른 차이점은, 본 실시예에서는, 반도체 칩 (15) 이 캡슐화 수지 (18) 로 캡슐화된 후 캡슐화 수지 (18) 와 반도체 칩 (15) 의 상단부가 연마에 의해 제거된다는 점이다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 장치를 설명한다. 본 실시예와 제 1 실시예의 차이점은, 본 실시예에서는, 제 1 실시예의 제 1 배선 패턴 (11) 의 일부분이 외부전극 (11A) 으로서 사용된다는 것이다.
도 9는 본 발명의 제 4 실시예에 따른 반도체 장치를 설명한다. 본 실시예와 제 3 실시예의 차이점은, 본 실시예에서는, 반도체 칩 (15) 의 전극이 금속 범프 (26) 에 의해 제 2 배선 패턴 (14) 에 접속된다는 것이다.
도 10a 내지 10e는 본 발명의 다른 실시예에 따른 제조공정을 설명한다. 본 실시예에서는, 도 10a에 도시된 바와 같이, Au 로 이루어진 제 1 배선 패턴 (33) 과 Au로 이루어진 제 2 배선 패턴 (34) 이 각각 Cu로 이루어진 금속평판 (21) 의 상단면과 하단면에 도금으로 형성된다. 다음, 절연성 접착제 (35) 가 금속평판 (21) 의 상단면상에 도포되고, 반도체 칩 (15) 이 본딩을 위하여 절연성 접착제 (35) 상에 탑재된다. 도 10b에 도시된 바와 같이, 반도체 칩 (15) 의 칩 전극 (16) 은 제 1 배선 패턴 (33) 의 스티치부에 본딩 와이어 (17) 에 의해 접속된다. 다음, 반도체 칩 (15) 과 본딩 와이어 (17) 가 캡슐화 수지 (18) 로 금속평판 (21) 의 상단면상에 캡슐화된다.
이러한 후에, 금속평판 (21) 이 마스크로서의 제 2 배선 패턴 (34) 을 사용하여 에칭에 의해 선택적으로 제거되고, 제 2 배선 패턴 (34) 의 상단면 이외의 금속평판 (21) 의 영역이 도 10d에 도시된 바와 같이 제거된다. 절연층 (20) 을 형성하는 절연 수지가 제 2 배선 패턴 (34) 의 금속 범프가 형성될 영역 이외의 반도체 장치의 하단면의 전영역상에 도포된다. 다음, 도 10e에 도시된 바와 같이, 금속 범프 (19) 가 절연층 (20) 이 형성되지 않은 제 2 배선 패턴 (34) 상에 형성된다.
상기 공정에 의해 제조된 반도체 장치에 대하여, 금속평판 (21) 이 지지구조로서 제 2 배선 패턴 (34) 의 상단면상에 남겨진다. 이러한 금속평판 (21) 은 높은 기계적 강도를 갖기 때문에, 본 실시예의 반도체 장치의 전체적인 기계적 강도는 테이프 기판을 가진 종래의 반도체 장치의 기계적 강도보다 높다. 또한, 이러한 형태의 반도체 장치는 배선 패턴, 기판 재료, 및 배선 패턴을 구비한 3층 구조를 갖는 종래의 반도체 장치와 비교할 때 매우 적은 수의 구성요소를 필요로 한다는 이점을 가진다. 또한, 도금에 의해 금속평판 (21) 상에 형성된 배선 패턴 (33 및 34) 은 최종구조에서 배선 패턴으로서 남겨진다. 도금에 의해 만들어진 배선 패턴이 예를 들면 에칭과 같은 다른 기술에 의해 형성된 것보다 일반적으로 더욱 높은 정확도로 형성된다는 것을 고려한다면, 더욱 미세한 패턴의 배선구조가 본 실시예에 의해 제공될 수 있다. 또한, 본 발명에 따른 상기 제조공정이 스루홀 형성 공정을 포함하지 않기 때문에, 반도체 장치가 더욱 높은 처리량으로 제조될 수 있다.
제 1 배선 패턴 (33) 이 반도체 칩 (15) 의 칩 전극 (16) 용 콘택트 영역으로서 사용되는 스티치부에만 형성되고, 제 2 배선 패턴 (34), 및 제 2 배선 패턴의 상단면의 금속평판 (21) 이 더욱 넓은 면적을 커버하도록 연장되기 때문에, 금속 범프 (19) 가 높은 유연성을 갖고 배열되어서, 반도체 장치의 전체적인 기계적 강도가 개선된다.
제 1 및 제 2 배선 패턴은 예를 들면, Ni/Au, Au, Ag, Pd 또는 납땜 도금으로 형성된다.
도 11a 내지 11e는 본 발명의 다른 실시예에 따른 제조공정을 설명한다. 본 실시예에서는, 도 11a에 도시된 바와 같이, Au로 이루어진 제 1 배선 패턴 (33) 과 Au로 이루어진 제 2 배선 패턴 (34) 이 각각 금속평판 (21) 의 상단면과 하단면상에 도금으로 형성된다. 이러한 후에, 도 11b에 도시된 바와 같이, 상단면상에 금속 범프 (26) 즉, 납땜 범프를 갖는 반도체 칩 (15) 이 도전성 접착제에 의해 제 1 배선 패턴 (33) 상에 본딩된다. 다음, 반도체 칩 (15) 이 캡슐화 수지 (18) 로 금속평판 (21) 상에 캡슐화된다.
다음, 도 11d에 도시된 바와 같이, 금속평판 (21) 이 마스크로서의 제 2 배선 패턴 (34) 을 사용하여 에칭되고 제 2 배선 패턴 (34) 의 상단면 이외의 금속평판 (21) 의 영역이 선택적으로 제거된다. 절연층 (20) 을 형성하는 절연수지가제 2 배선 패턴 (34) 의 금속 범프 (19) 가 형성될 영역 이외의 반도체 장치의 하단면 전영역에 도포된다. 도 11e에 도시된 바와 같이, 금속 범프 (19) 가 절연층 (20) 이 형성되지 않은 제 2 배선 패턴 (34) 상에 형성된다.
본 실시예의 제조방법에 따라서, 제 1 배선 패턴 (33) 은 더욱 작은 점유영역을 필요로 한다.
본 발명에 사용될 수 있는 절연재료의 예는 폴리이미드, 에폭시, 페놀 및 실리콘 수지를 포함한다. 배선 패턴에 사용될 수 있는 재료의 예는 Ni,Cu 및 Au를 포함한다. 예를 들면, Ag 및 Cu를 포함한 도전 페이스트가 프린팅법으로 사용될 수 있다. 본딩 와이어로 사용될 수 있는 재료의 예는 Au, Cu, Al 및 Pd를 포함한다. 금속 범프로 사용될 수 있는 재료의 예는 납땜, 이방성 도전 재료 및 도전 페이스트를 포함한다. 사용될 수 있는 접착제의 예는 폴리이미드와 에폭시 수지와 같은 열경화성 폴리머 접착제를 포함한다.
상기 실시예는 단지 예를 들기 위한 설명이기 때문에, 본 발명은 상기 실시예로만 제한되는 것이 아니며, 다양한 변경 및 수정이 당업자에 의해 본 발명의 범주에 벗어남이 없이 본 발명으로부터 쉽게 만들어질 수 있다.
본 발명의 반도체 장치 및 본 발명의 방법에 의해 제조된 반도체 장치에 따라서, 반도체 칩이 탑재되고 캡슐화된 후에 제거되는 금속평판을 포함시킴으로써 제조공정동안에 기계적 안정도의 열화됨이 없이 반도체 장치의 두께 및 2 차원크기를 상당히 감소시킬 수 있다.

Claims (15)

  1. 제 1 배선 패턴 (11);
    상기 제 1 배선 패턴 (11) 의 상단면 및 측면을 커버하고 그 안에 스루홀 (13) 을 갖는 제 1 절연막 (12);
    상기 스루홀 (13) 을 경유하여 상기 제 1 배선 패턴 (11) 에 전기접속된 제 2 배선 패턴 (14);
    복수의 칩 전극 (16) 을 갖고 있고 상기 제 1 절연막 (12) 상에 탑재된 반도체 칩 (15);
    상기 칩 전극 (16) 을 상기 제 2 배선 패턴 (14) 에 접속하기 위한 배선 부재 (17);
    상기 제 1 절연막 (12) 상의 상기 배선 부재 (17) 와 상기 반도체 칩 (15) 을 캡슐화하기 위한 캡슐화 수지; 및
    상기 제 1 배선 패턴 (11) 의 하단면을 커버하는 제 2 절연막 (20) 을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 배선 패턴 (11) 의 상기 하단면상에 형성되고 상기 제 2 절연막 (20) 으로부터 노출된 복수의 외부 단자 (19) 를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 외부 단자 (19) 는 금속 범프인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 1 배선 패턴의 부분 (11A) 은 복수의 외부 단자로서 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 배선 부재 (26) 는 금속 범프인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 배선 부재 (17) 는 본딩 와이어인 것을 특징으로 하는 반도체 장치.
  7. 금속평판 (21) 상의 제 1 배선 패턴 (11) 을 형성하는 단계;
    복수의 스루홀 (13) 을 갖는 제 1 절연막 (12) 을 상기 제 1 배선 패턴상에 형성하는 단계;
    상기 스루홀 (13) 을 경유하여 상기 제 1 배선 패턴 (11) 에 전기접속되는 제 2 배선 패턴 (14) 을 상기 제 1 절연막 (12) 상에 형성하는 단계;
    복수의 칩 전극 (16) 을 갖는 반도체 칩 (15) 을 상기 제 1 절연막 (12) 상에 탑재하는 단계;
    상기 칩 전극 (16) 을 상기 제 2 배선 패턴 (14) 에 접속하는 단계;
    상기 제 1 절연막 (12) 상의 상기 반도체 칩 (15) 을 캡슐화하는 단계;
    상기 제 1 배선 패턴 (11) 으로부터 선택적으로 상기 금속평판 (21) 을 하단면으로부터 제거하는 단계; 및
    제 2 절연막 (20) 을 상기 제 1 배선 패턴 (11) 의 하단면상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서, 복수의 외부 단자 (19) 를 상기 제 1 배선 패턴 (11) 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 7 항에 있어서, 상기 제 1 배선 패턴 (11) 은 상기 금속평판 (21) 을 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서, 상기 에칭은 화학적 에칭, 화학 기계적 에칭, 기계적 연삭법 및 기계적 박리법중 어느 하나에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 7 항에 있어서, 상기 제 2 절연막 (20) 은 접착성 시트인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 1 배선 패턴 (33) 을 금속평판 (21) 의 상단면상에 형성하는 단계;
    제 2 배선 패턴 (34) 을 상기 금속평판 (21) 의 하단면상에 형성하는 단계;
    복수의 칩 전극 (16) 을 갖는 반도체 칩 (15) 을 상기 금속평판 (21) 의 상기 상단면상에 탑재하는 단계;
    상기 칩 전극 (16) 을 상기 제 1 배선 패턴 (33) 에 접속하는 단계;
    상기 반도체 칩 (15) 을 상기 금속평판 (21) 의 상기 상단면상에 캡슐화하는 단계;
    마스크로서 상기 제 2 배선 패턴 (34) 을 사용함으로써 상기 금속평판 (21) 을 제거하는 단계;
    복수의 외부전극 (19) 을 상기 제 2 배선 패턴 (34) 상에 형성하는 단계; 및
    상기 외부전극 (19) 을 노출시키면서, 상기 금속평판 (21) 이 제거된 영역 및 상기 제 2 배선 패턴 (34) 상에 절연막 (20) 을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서, 상기 접속하는 단계는 금속 범프 (26) 또는 본딩 와이어 (17) 를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서, 상기 제 1 배선 패턴 (33) 은 도금에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서, 상기 금속평판 (21) 은 Cu 평판이고, 상기 제 2 배선 패턴 (34) 은 도금에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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