JP3213291B2 - 多層基板及び半導体装置 - Google Patents

多層基板及び半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層基板に関し、
特に、高密度配線の半導体素子に適した多層基板に関す
る。
【０００２】
【従来の技術】近年では、半導体素子のパターンが微細
化し、半導体に設けられた外部との接続端子は高密度化
する一方である。
【０００３】図８の符号１１０は、半導体素子を示して
おり、素子本体１１１には、トランジスタ等の微細素子
が形成されれいる。該素子本体１１１内には、微細素子
によって電子回路が形成されており、素子本体１１１表
面に、電子回路を外部に接続するための半田の突起１１
２が設けられている。
【０００４】符号１３０は、銅配線を有し表面にボンデ
ィングランドが設けられたマザーボードを示している。
マザーボード１３０の銅配線ピッチに比べ、半導体素子
１１０の突起１１２が狭ピッチなため、マザーボード１
３０上に直接搭載することはできない。
【０００５】そこで従来技術では、半導体素子１１０と
マザーボード１３０とを電気的に接続するためいに、微
細な配線パターンが形成された樹脂フィルム１２１と、
該樹脂フィルム１２１に設けられた疎ピッチの突起１２
２とでインターポーザー１２０を構成し、狭ピッチな半
導体素子１１０の突起１１２を、インターポーザー１２
０の微細な配線パターンに接続し、インターポーザー１
２０内部でピッチの変換を行い、インターポーザー１２
０の突起１２２をマザーボード１３０上のボンディング
パッドに接続している。
【０００６】近年では、半導体素子１１０の突起１１２
の数が増えたため、上記のようなインターポーザー１２
０は多層構造となっており、複数の導電層と樹脂層とが
積層されている。
【０００７】しかしながら多層構造のインターポーザー
１２０上に半導体素子１１０を搭載した場合、半導体素
子１１０の突起１１２が破壊するという問題が生じた。
【０００８】
【発明が解決しようとする課題】本発明の発明者等が、
半導体素子１１０とインターポーザー１２０の特性を調
査したところ、半導体素子１１０の熱膨張係数(線膨張
係数)が２．６ｐｐｍ／℃であるのに対し、従来技術の
多層構造のインターポーザー１２０は、熱膨張係数が３
０ｐｐｍ／℃であった。
【０００９】半導体素子１１０を上記のような高熱膨張
係数のインターポーザーを介してマザーボード１３０に
搭載した場合、半導体素子１１０とインターポーザーの
熱膨張係数の値が異なるため、接続部分において大きな
応力が生じ、半導体素子１１０の突起１１２が熱疲労
し、最終的に破壊していることが分かった。
【００１０】本発明は上記従来技術の不都合を解決する
ために創作されたものであり、その目的は、接続部にお
ける破壊が生じないインターポーザーや基板を構成でき
る多層基板を提供することにある。
【００１１】上記課題を解決するために、請求項１記載
の発明は、樹脂層と導電層とが交互に複数層積層されて
構成された多層基板であって、前記各樹脂層には膜拡が
り方向の熱膨張係数が１０ｐｐｍ／℃未満のポリイミド
膜が用いられ、積層された状態での基板拡がり方向の熱
膨張係数が３ｐｐｍ／℃以上１０ｐｐｍ／℃未満にされ
た多層基板である。請求項２記載の発明は、前記各導電
層には膜拡がり方向の熱膨張係数が１０ｐｐｍ／℃以上
の金属膜が用いられた請求項１記載の多層基板である。
請求項３記載の発明は、樹脂層と導電層とが交互に複数
層積層されて構成された多層基板であって、前記各樹脂
層には、少なくとも、膜拡がり方向の熱膨張係数が２ｐ
ｐｍ／℃以上５ｐｐｍ／℃以下の範囲の第１種のポリイ
ミド膜と、膜拡がり方向の熱膨張係数が５ｐｐｍ／℃を
超え３０ｐｐｍ／℃以下の範囲の第２種のポリイミド膜
とが用いられ、前記各導電層には拡がり方向の熱膨張係
数が１０ｐｐｍ／℃以上の金属膜が用いられた多層基板
である。請求項４記載の発明は、前記樹脂層を３層以上
有する請求項３記載の多層基板であって、前記第１種の
ポリイミド膜は前記多層基板の厚み方向中央部分に配置
され、前記第２種のポリイミド膜は、前記第１種のポリ
イミド膜の表面層部分に配置された請求項３記載の多層
基板である。請求項５記載の発明は、前記樹脂層を３層
以上有する請求項３記載の多層基板であって、前記第１
種のポリイミド膜は少なくとも２層以上配置され、前記
第２種のポリイミド膜は、前記第１種のポリイミド膜の
中間に配置された請求項３記載の多層基板である。請求
項６記載の発明は、少なくとも片面には、導電性の突起
が表面に露出する状態で複数個設けられた請求項１乃至
請求項５のいずれか１項記載の多層基板である。請求項
７記載の発明は、少なくとも片面には、前記金属層が表
面に露出された請求項１乃至請求項６のいずれか１項記
載の多層基板である。請求項８記載の発明は、請求項１
乃至請求項７のいずれか１項記載の多層基板と、半導体
素子とを有し、前記導電層の少なくとも１層に前記半導
体素子が電気的に接続されている半導体装置である。請
求項９記載の発明は、請求項８記載の半導体装置であっ
て、前記多層基板の前記半導体素子が配置された面とは
反対側の面には、導電性の突起が表面に露出する状態で
複数個配置された半導体装置である。
【００１２】本発明の多層基板は上記のように構成され
ており、半導体素子の熱膨張係数２．６ｐｐｍ／℃に近
いので、半導体素子と多層基板との間の接続部分に加わ
る熱応力が小さく、熱疲労による破壊が生じにくくなっ
ている。
【００１３】また、本発明の多層基板の熱膨張係数は、
マザーボードの熱膨張係数１３〜１７ｐｐｍ／℃と半導
体素子の熱膨張係数２．６ｐｐｍ／℃の間の値なので、
マザーボードと半導体素子の間に配置するインターポー
ザーに本発明の多層基板を用いた場合、マザーボードの
大きな熱収縮を緩和することができる。
【００１４】１０ｐｐｍ／℃以上の熱膨張係数の導電層
を用い、１０ｐｐｍ／℃未満の積層基板を得たい場合に
は、その導電層と１０ｐｐｍ／℃未満の樹脂層とを積層
させるとよい。
【００１５】また、所望の熱膨張係数の多層基板を得た
い場合、導電層や樹脂層自体の熱膨張率を制御すること
は困難であるから、異なる熱膨張係数の樹脂層を用い、
導電層と積層させるとよい。異なる熱膨張係数の樹脂層
を積層させる場合、１０ｐｐｍ／℃を超える樹脂層と１
０ｐｐｍ／℃未満の樹脂層とを組合わせることができ
る。
【００１６】
【発明の実施の形態】図７の符号９は、本発明の一実施
形態の多層基板を示している。この多層基板９は、５層
の樹脂層Ａ1〜Ａ5と、６層の導電層Ｂ1〜Ｂ6とがその順
序で交互に積層されて構成されている。
【００１７】導電層Ｂ1〜Ｂ6には、膜厚１２μｍ、熱膨
張係数２１ｐｐｍ／℃の銅膜を用い、樹脂層Ａ1〜Ａ5に
は、ポリイミド膜を用いた。ポリイミド膜の熱膨張係数
と膜厚の組み合わせを変え、第１〜第３の評価用積層基
板を作製し、熱膨張係数を測定した。測定結果を下記表
１に示す。
【００１８】
【表１】
【００１９】第１の評価用基板は、５層全てのポリイミ
ド膜(樹脂層)Ａ1〜Ａ5に、膜拡がり方向の熱膨張係数が
５ｐｐｍ／℃以下(ここでは全て３ｐｐｍ／℃である。)
のものを用いた。
【００２０】第２の評価用基板は、多層基板９の厚み方
向中央部分の３層のポリイミド膜Ａ 2〜Ａ4に熱膨張係数
が２ｐｐｍ／℃以上５ｐｐｍ／℃以下(ここでは３層全
て３ｐｐｍ／℃である。)のものを用い、且つ、表面層
部分のポリイミド膜Ａ1、Ａ5に、熱膨張係数が５ｐｐｍ
／℃を超え３０ｐｐｍ／℃以下(ここでは１５ｐｐｍ／
℃である。)のポリイミド膜を用いた。
【００２１】第３の評価用基板は、第２の評価用基板と
は逆に、多層基板９の厚み方向中央部分の１層のポリイ
ミド膜Ａ3だけ、熱膨張係数が５ｐｐｍ／℃を超え３０
ｐｐｍ／℃以下(ここでは１８ｐｐｍ／℃である。)のも
のを用い、且つ、表面部分のポリイミド膜Ａ1、Ａ2、Ａ
4、Ａ5に、熱膨張係数が２ｐｐｍ／℃以上５ｐｐｍ／℃
以下(ここでは４層全て４ｐｐｍ／℃である。)のものを
用いた。上記表１から分かるように、第１〜第３の評価
用基板では、全体の熱膨張係数が１０ｐｐｍ／℃未満に
なっている。
【００２２】なお、熱膨張係数が３ｐｐｍ／℃のポリイ
ミド膜は、無水ピロメリット酸、又は３,４,３',４'ビ
フェニルテトラカルボン酸二無水物等の酸と、パラジア
ミノビフェニル、３,３ジメチル４,４ジアミノビフェニ
ル、２メチルパラジアミノベンゼン等のアミンを反応さ
せて得ることができる。
【００２３】熱膨張係数が１５ｐｐｍ／℃のポリイミド
膜を形成するためには、酸には、無水ピロメリット酸や
３,４,３',４'ビフェニルテトラカルボン酸二無水物等
を用いることができる。また、アミンには、３,３'ジメ
トキシ４,４'ジアミノビフェニル、４,４'ジアミノビフ
ェニルエーテル、ジアミノピリジン、４,４'ジアミノベ
ンゼンアニリド等を用いることができる。
【００２４】
【実施例】次に、本発明の多層基板を用い、半導体素子
を搭載する場合について説明する。図１を参照し、符号
１は、本発明の第１例の多層基板を示している。この多
層基板１は、樹脂層１１〜１６と、導電層２１〜２６と
を６層ずつ有している。
【００２５】導電層２１〜２６は、膜厚１２μｍの銅膜
によって構成されており、樹脂層１１〜１６は、ポリイ
ミド膜によって構成されている。導電層２１〜２６と樹
脂層１１〜１６は、１層ずつ交互に配置され、導電層２
１〜２６同士が接触しないように積層されている。
【００２６】導電層２１〜２６間に位置する樹脂層１２
〜１６の所定位置には孔が形成されている。各孔内には
メッキ法等によって導電性物質(ここでは銅)が充填され
ており、充填物によってプラグ３０が形成されている。
【００２７】導電層２１〜２６は所定形状にパターニン
グされ、各導電層２１〜２６の膜拡がり方向に延びる配
線が形成されている。各層の配線間は、プラグ３０によ
って電気的に接続されている。
【００２８】この多層基板１には、表面に露出された導
電層２６によって、ボンディングランドが設けられてお
り、半導体素子等に設けられた突起物はこのボンディン
グランドに接続できるようになっている。
【００２９】裏面側では、最下層の導電層２１上に、導
電性の突起(ここでは銅バンプである。)３１が設けられ
ている。裏面側の導電層２１は、樹脂層１１によって覆
われており、導電性の突起３１先端だけが、樹脂層１１
から突き出されている。
【００３０】図２(ａ)の符号１は、上記第１例の多層基
板であり、多層基板１の導電性の突起３１をマザーボー
ド４２表面の配線パターンに向け、また、半導体素子１
１０の突起１１２を多層基板１の導電層２６に向け、接
続すると、同図(ｂ)に示す本発明の半導体装置５１が得
られる。この半導体装置５１では、半導体素子１１０内
の電子回路は、多層基板１内の導電層２１〜２６とプラ
グ３０とを介して、マザーボード４２に設けられた配線
パターンに接続されている。
【００３１】この積層構造の多層基板１(及び後述する
第２例以降の多層基板２〜５)は全体の拡がり方向の熱
膨張係数が１０ｐｐｍ／℃未満であって、半導体素子１
１０の突起１１２や多層基板１の導電性の突起３１には
熱疲労による破壊は生じない。
【００３２】
【実施例】図３の符号２は、本発明の第２例の多層基板
であり、第１例の多層基板１と同様の構成になってい
る。
【００３３】ここでは、第２例の多層基板２は、図２
(ａ)、(ｂ)のマザーボード４２の代わりに用いられてお
り、突起を有さないインターポーザー１２５を用い、多
層基板２表面に形成された導電性の突起３２と、半導体
素子１１０の突起１１２とを接続すると、本発明の半導
体装置５２が作製される。
【００３４】その半導体装置５２でも、インターポーザ
ー１２５に単層基板のものを用いれば、単層基板の熱膨
張係数は金属膜(銅膜)の熱膨張係数に近いので、第１例
の多層基板１と同様に、半導体素子１１０の突起の破壊
は生じない。
【００３５】
【実施例】図４(ａ)、(ｂ)の符号２は、図３(ａ)、(ｂ)
で示したものと同じ本発明の第２例の多層基板であり、
符号３は、表面と裏面にボンディングランドが設けられ
た本発明の第３例の多層基板である。
【００３６】この第３例の多層基板３をインターポーザ
ーに用い、図４(ａ)に示すように半導体素子１１０と多
層基板２の間に配置し、半導体素子の突起１１２と、第
２例の多層基板３の突起３２を第３例の多層基板３のボ
ンディングランドに取り付けると、本発明の半導体装置
５３が作製される。
【００３７】
【実施例】図５(ａ)、(ｂ)の符号４は、本発明の第４の
実施例の多層基板を示している。この多層基板４は、突
起を有しておらず、その表面に設けられたボンディング
ランドに直接半導体素子１１０の突起１１２を接続する
と、本発明の半導体装置５４が作製される。
【００３８】
【実施例】図６(ａ)、(ｂ)の符号５は、本発明の第５の
実施例の多層基板を示している。この多層基板５は、狭
ピッチの突起３３が表面に露出するように形成されてお
り、突起を有さない半導体素子１１５のボンディングラ
ンドを狭ピッチの突起３３先端に当接させて接続する
と、本発明の半導体装置５５が得られる。
【００３９】以上説明したように、本発明の多層基板
は、マザーボードにもインターポーザーにも用いること
ができる。また、本発明の多層基板には、突起が形成さ
れているものと、突起が形成されていないものの両方が
含まれる。表面に銅膜等の導電層が露出していても、ポ
リイミド膜等の樹脂層で保護されていてもよい。
【００４０】本発明の多層基板及び半導体装置に用いら
れる導電層は銅膜に限定されるものではなく、樹脂層は
ポリイミド膜に限定されるものでもない。また、各層の
導電層は、銅、アルミニウム、金、銀等でメッキされた
ものや、それら異なる導電体が積層されたものであって
もよい。また、各樹脂層は、異なる熱膨張係数を持つ樹
脂層が積層されたものであってもよく、ポリイミド膜以
外の樹脂層や、その樹脂層やポリイミド膜が積層された
ものであってもよい。
【００４１】
【発明の効果】半導体素子の熱膨張係数に近いので、熱
疲労による接続部分の破壊が生じない。
【図面の簡単な説明】
【図１】本発明の第１例の多層基板の断面図
【図２】(ａ)、(ｂ)：本発明の第１の実施例の多層基板
及び半導体装置を説明するための図
【図３】(ａ)、(ｂ)：本発明の第２の実施例の多層基板
及び半導体装置を説明するための図
【図４】(ａ)、(ｂ)：本発明の第３の実施例の多層基板
及び半導体装置を説明するための図
【図５】(ａ)、(ｂ)：本発明の第４の実施例の多層基板
及び半導体装置を説明するための図
【図６】(ａ)、(ｂ)：本発明の第５の実施例の多層基板
及び半導体装置を説明するための図
【図７】測定に用いた本発明の多層基板の断面図
【図８】従来技術のインターポーザーを説明するための
図
【符号の説明】
１〜５、９……多層基板 １１〜１５、Ａ1〜Ａ5……樹脂層(ポリイミド膜) ２１〜２６、Ｂ1〜Ｂ6……導電層(銅膜)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46 H01L 23/12

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】樹脂層と導電層とが交互に複数層積層され
    て構成された多層基板であって、 前記各樹脂層には膜拡がり方向の熱膨張係数が１０ｐｐ
    ｍ／℃未満のポリイミド膜が用いられ、 積層された状態での基板拡がり方向の熱膨張係数が３ｐ
    ｐｍ／℃以上１０ｐｐｍ／℃未満にされた多層基板。
  2. 【請求項２】前記各導電層には膜拡がり方向の熱膨張係
    数が１０ｐｐｍ／℃以上の金属膜が用いられた請求項１
    記載の多層基板。
  3. 【請求項３】樹脂層と導電層とが交互に複数層積層され
    て構成された多層基板であって、 前記各樹脂層には、少なくとも、膜拡がり方向の熱膨張
    係数が２ｐｐｍ／℃以上５ｐｐｍ／℃以下の範囲の第１
    種のポリイミド膜と、 膜拡がり方向の熱膨張係数が５ｐｐｍ／℃を超え３０ｐ
    ｐｍ／℃以下の範囲の第２種のポリイミド膜とが用いら
    れ、 前記各導電層には拡がり方向の熱膨張係数が１０ｐｐｍ
    ／℃以上の金属膜が用いられた多層基板。
  4. 【請求項４】前記樹脂層を３層以上有する請求項３記載
    の多層基板であって、 前記第１種のポリイミド膜は前記多層基板の厚み方向中
    央部分に配置され、 前記第２種のポリイミド膜は、前記第１種のポリイミド
    膜の表面層部分に配置された請求項３記載の多層基板。
  5. 【請求項５】前記樹脂層を３層以上有する請求項３記載
    の多層基板であって、 前記第１種のポリイミド膜は少なくとも２層以上配置さ
    れ、 前記第２種のポリイミド膜は、前記第１種のポリイミド
    膜の中間に配置された請求項３記載の多層基板。
  6. 【請求項６】少なくとも片面には、導電性の突起が表面
    に露出する状態で複数個設けられた請求項１乃至請求項
    ５のいずれか１項記載の多層基板。
  7. 【請求項７】少なくとも片面には、前記金属層が表面に
    露出された請求項１乃至請求項６のいずれか１項記載の
    多層基板。
  8. 【請求項８】請求項１乃至請求項７のいずれか１項記載
    の多層基板と、半導体素子とを有し、前記導電層の少な
    くとも１層に前記半導体素子が電気的に接続されている
    半導体装置。
  9. 【請求項９】請求項８記載の半導体装置であって、 前記多層基板の前記半導体素子が配置された面とは反対
    側の面には、導電性の突起が表面に露出する状態で複数
    個配置された半導体装置。
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