JP4454814B2 - 樹脂封止型半導体装置及びその製造方法 - Google Patents

樹脂封止型半導体装置及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、半導体装置の厚み方向及び平面方向のサイズ縮小に好適な半導体装置の構造及び製造方法に関する。
【０００２】
【従来の技術】
半導体装置の小型化のために、近年、ＢＧＡ型半導体装置が多く用いられている。従来のＢＧＡ型半導体装置の構造を図１２に示す。半導体チップ４１は、インタポーザ基板４２上の中心部（内周部）に搭載され、半導体チップ４１の裏面がインタポーザ基板４２と接着剤４３によって固定される。インタポーザ基板４２は、ポリイミド、ガラスエポキシ、あるいはＢＴレジン等の有機性絶縁性材料４５から成り、その上に銅等の金属性材料による配線パターン４４が設けられている。接着剤４３には、熱硬化型のエポキシ系樹脂を主成分とするものが使用される。
【０００３】
上記従来のＢＧＡ型半導体装置では、インタポーザ基板４２が、有機絶縁性材料４５と、その上に形成された銅等の金属性材料による接続パッド４４とから成る２層構造で構成されているため、インタポーザ基板４２を有するＢＧＡ型半導体装置の更なる厚みの縮小に障害となっていた。
【０００４】
特開平２−２４０９４０号公報、１０−１１６９３５号公報、及び、１１−１９５７３３号公報には、上記問題を解決するための方法として、樹脂製のインタポーザ基板をその裏面から研磨しその厚みを縮小する技術が記載されている。
【０００５】
【発明が解決しようとする課題】
上記各公報に記載の技術では、樹脂製のインタポーザ基板を用い、これを研磨によって除去する構成を採用している。一般にＢＧＡ型半導体装置では、ボンディングワイアが接続されるステッチ部の配置が定まると、それに従って外部端子を成す金属バンプの配置がステッチ部の外周側近傍と定まるため、外部端子の配置に自由度がなく、これを搭載する電子部品や電子装置の平面的なサイズの縮小に障害となっていた。
【０００６】
特に、近年の電子部品や電子装置のサイズ縮小に伴って、半導体装置の外部端子のピッチについてその縮小の要請が強い。この場合、接続パッドのパターン自体のピッチ縮小は、フォトリソグラフィ技術の進歩によってある程度可能となっているものの、金属バンプの形成には充分なスペースが必要であり、従って、上記外部端子のピッチ縮小の要請には必ずしも応えることが出来なかった。
【０００７】
本発明は、上記に鑑み、半導体装置の構造を改良し、特に、厚み及び平面サイズの縮小によってその全体サイズを縮小すること、及び、所望の位置に接続性の良好な配線パターンを形成して外部端子の配置に自由度を持たせることによって、ＢＧＡ型半導体装置を有する電子部品や電子装置の信頼性の向上、コスト低減及びサイズ縮小を図ることを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明の第１の視点の半導体装置は、第１の配線パターンと、前記第１の配線パターンの上面及び側面を覆う第１の絶縁層と、該第１の絶縁層上に形成され該第１の絶縁層を貫通するスルーホールを介して前記第１の配線パターンに電気的に接続されたた第２の配線パターンと、前記第１の絶縁層上に搭載された半導体チップと、前記半導体チップに形成されたチップ電極と前記第２の配線パターンとを接続する接続部材と、前記半導体チップ及び接続部材を前記第１の絶縁層上に封止する封止樹脂と、前記第１の配線パターンの下面を覆う第２の絶縁層とを備えることを特徴とする。
【０００９】
本発明の半導体装置では、後に除去される基板上に第１の配線パターンが形成され、その上から第１の絶縁層及び第２の配線層が形成され、第１の絶縁層上に搭載される半導体チップのチップ電極は第２の配線パターンと接続されることから、第１の配線パターン自体を外部電極として構成することによって、或いは、第１の配線パターンの下面に外部電極を形成することによって、外部電極の配置は、半導体チップと接続される第２の配線パターンの配置によって制限されない。このため、外部電極の配置に自由度が高まり、半導体装置の設計に自由度が高まる。
【００１０】
上記半導体チップのチップ電極と第２の配線パターンとを接続する接続部材は、金属バンプ又は金属ワイアの何れでもよい。
【００１１】
また、本発明の第１の視点の半導体装置の製造方法は、金属平板上に第１の配線パターンを形成し、該第１の配線パターンと電気的に接続された第２の配線パターンを、第１の絶縁層を介して前記第１の配線パターン上に形成し、前記第１の絶縁層上に半導体チップを搭載し、該半導体チップのチップ電極と前記第２の配線パターンとを電気的に接続し、前記半導体チップを前記第１の絶縁層上に封止樹脂によって封止し、前記第１の配線パターンを残しつつ前記金属平板を該金属平板の下面から除去し、前記第１の配線パターンの下面に第２の絶縁層を形成することを特徴とする。
【００１２】
本発明の第１の視点の半導体装置の製造方法では、第２の配線パターンが半導体チップのチップ電極と接続されるので、第１の配線パターンを外部電極として構成し、或いは、第１の配線パターンの下面に外部電極を接続することにより、半導体チップのチップ電極と外部電極の配置とを独立に配置できるので、双方の電極について配置の自由度が高まる。
【００１３】
上記第１の視点の半導体装置の製造方法では、前記第１の配線パターンを、前記金属平板のエッチングによって形成することが好ましい。この場合、必要な部品点数が削減できる。
【００１４】
また、前記金属平板の除去は、化学的なエッチング、化学的−機械的な研磨、機械的な研削、又は、機械的な引き剥がしの何れによって行ってもよく、工法の自由度が高い。
【００１５】
更に、前記第２の絶縁層を接着性絶縁シートで構成し、この接着性絶縁シートを第１の配線パターン上に貼付してもよい。工程が簡素である。
【００１６】
本発明の第２の視点の半導体装置の製造方法は、金属平板の上面に第１の配線パターンを形成すると共に該金属平板の下面にメッキ法によって第２の配線パターンを形成し、前記金属平板上に半導体チップを搭載し、該半導体チップのチップ電極と前記第１の配線パターンとを接続部材によって電気的に接続し、前記半導体チップを前記金属平板上に封止樹脂によって封止し、前記第２の配線パターンをマスクとするパターニングによって前記金属平板を除去し、前記第２の配線パターンの下面に外部電極を形成し、前記外部電極の下面を露出させつつ前記金属平板を除去した部分及び前記第２の配線パターン上に絶縁層を形成することを特徴とする。
【００１７】
本半導体の第２の視点の半導体装置の製造方法によると、金属平板を第２の配線パターンと共に残すことにより、半導体装置の剛性が高まる。
【００１８】
本発明の第２の視点の半導体装置の製造方法では、半導体チップのチップ電極と第１の配線パターンとを接続する接続部材は、ボンディングワイア又は半田ボールの何れでもよい。また、前記第１の配線パターンもメッキ法によって形成することが出来る。この場合、工程が簡素になる。金属平板を銅によって形成し、第２の配線パターンを金メッキによって形成すると、良好なエッチングマスクが得られる。
【００１９】
【発明の実施の形態】
図面を参照して本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本半導体第１の実施形態例の半導体装置の構造を示す断面図である。半導体装置は、第１の配線パターン１１と、第１の配線パターン１１の上面及び側面を覆う第１の絶縁層１２と、第１の絶縁層１２上に形成され第１の絶縁層１２を貫通するスルーホール１３を介して第１の配線パターン１１に接続された第２の配線パターン１４と、第１の絶縁層１２上に搭載された半導体チップ１５と、半導体チップ１５に形成されたチップ電極１６と第２の配線パターン１４とを接続するボンディングワイア１７と、半導体チップ１５及びボンディングワイア１７を第１の絶縁層１２上に封止する封止樹脂１８と、第１の配線パターン１１の下面に形成された外部電極を構成する金属バンプ１９と、金属バンプ１９の下面を露出させつつ第１の配線パターン１１の下面を覆う第２の絶縁層を成す接着性絶縁シート２０とを備える。
【００２０】
図２に、第１の配線パターンを例示した。第１の配線パターン１１は、多数の略多角形のアウターパッド３１から構成される。各アウターパッド３１には、その上面にスルーホール１３が形成され、また、その下面には金属バンプ１９が形成される。スルーホール１３は、その上層に形成される第２の配線パターンが、半導体チップを搭載する部分を避けて形成されていることから、同様にチップの搭載される位置を避けて配置されている。金属バンプ１９は、半導体装置の下面全体にほぼアレイ状に配置される。各アウターパッド３１は、スルーホール１３と金属バンプ１９との間で電気的な導通をとればよいため、その配置に自由度が高い。第１の配線パターン１１は、Ｃｕ、又は、４２アロイ等から形成する。
【００２１】
図３及び図４に、第１の絶縁層に形成されるスルーホール１３の配置、及び、第２の配線パターン１４の配置を夫々示した。第２の配線パターン１４は、夫々がボンディングワイアに接続される多数のインナーパッド３２と、幾つかのインナーパッド３２とスルーホールとを接続する配線部２７から構成される。各インナーパッド３２は、半導体チップ１５が搭載される位置に近接して配置され、スルーホール１３に接続される内縁部と、その内縁部から外方向に延長し、ボンディングワイア１７に接続されるステッチ部とを有する。
【００２２】
図５は、第１の配線パターンの下面に形成される金属バンプの配置を示している。金属バンプは、半導体装置の下面のほぼ全域に亘ってアレイ状に配置される。このようなアレイ状の配置は、半導体チップ１５に接続される第２の配線パターン１４と、金属バンプ１９に接続される第１の配線層１１とを分離したことによって得られるものである。このように、金属バンプ１９をアレイ状に配置できるので、半導体装置の設計の自由度が向上する。
【００２３】
本実施形態例の半導体装置は、半導体チップの下面には、薄い２層の配線パターン１１、１４及び金属バンプ１９が存在するのみであるので、厚み方向の寸法縮小が可能である。
【００２４】
なお、ボンディングワイア１７は、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｐｄから形成し、接続にあたっては半田や導電ペーストを用いる。また、接着性絶縁シート２０には、熱硬化性の高分子材料を用いることが好ましい。
【００２５】
図６（ａ）〜（ｇ）は、本発明の第１の実施形態例の半導体装置の製造工程を順次に示している。この製造方法は、図１の実施形態例の半導体装置の変形例を製造する例であり、本変形例では、第２の配線パターン自体を多層化している。先ず、金属平板（金属フレーム）２１の上面にエッチングによって第１の配線パターン１１を形成する。
【００２６】
第１の配線パターン１１を形成した金属平板２１上に、ポリイミド又はエポキシ樹脂から成る絶縁基板内に複数の配線層を有する多層配線層２３を接着剤２２によって貼付する（同図（ａ））。接着剤２２としては熱硬化性の高分子接着剤例えばポリイミドを使用し、温度１００〜２００℃、押圧力として数十ｋｇ／ｃｍ2を使用する。これによって、第１の配線パターン１２の上面及び側面に接着剤が付着する。
【００２７】
次いで、多層配線層をフォトリソグラフィによってパターニングして、第１の配線パターン１１上にスルーホール２４を形成する（同図（ｂ））。フォトリソグラフィとしては、フォトレジストを塗布する方法や、絶縁フィルムを貼付して露光する方法等が使用される。なお、多層配線層を金属平板２１上に貼付する前に、金型やドリルを使用した穴開け加工によって、予め多層配線層にスルーホールを形成しておいてもよい。
【００２８】
引き続き、スルーホール２４を貫通するボンディングワイア２５によって、多層配線層２３の外部端子と第１の配線パターン１１とを接続する（同図（ｃ））。次いで、半導体チップ１５を多層配線層２３上に搭載し、半導体チップ１５のチップ電極１６と、多層配線層２３の内部電極とを、ボンディングワイア１７によって接続する（同図（ｄ））。
【００２９】
次いで、半導体チップ１５及びボンディングワイア１７、２５を封止樹脂１８によって封止する（同図（ｅ））。その後、金属平板２１の下面から、配線パターン１１の部分のみを残して金属平板２１を除去する（同図（ｆ））。この除去には、例えば化学的−機械的研磨（ＣＭＰ）が使用される。次いで、金属平板を除去して露出した第１の配線パターン１１の所望部分に、外部電極を成す金属バンプ１９を形成する。次いで、第１の配線パターンの下面を第２の絶縁層２０によって覆うことによって半導体装置が完成する（同図（ｇ））。
【００３０】
上記実施形態例では、第１配線層１１上に多層配線層２３を貼付することによって、第１の絶縁層１２及び第２の配線パターン１４を形成する例を挙げたが、これに代えて、金属平板２１上に第１の絶縁層１２及び第２の配線パターン１４を順次に形成してもよい。例えば第１の絶縁層１２は、ポリイミド又はエポキシ等の感光性絶縁樹脂材料を、スピンコート法を利用して塗布し、露光及び現像によってスルーホール１３を形成する。或いは、通常の絶縁性材料をスピンコート法で塗布し、フォトレジストを利用してエッチングでスルーホール１３を形成してもよい。
【００３１】
また、スクリーン印刷法を用いて第１の絶縁層１２を形成することも出来る。この場合、スルーホール１３を形成する部分を覆い、且つ、第１の絶縁層１２を形成する部分を開口したスクリーンマスクを第１の配線パターン上に乗せて、ウレタン等の絶縁材料をその上からスキージして金属平板上に付着させ、次いで、これを高温ベークやＵＶ照射によって硬化させる。スクリーンマスクは、例えば金網状の開口部と、金網部分を覆うマスクとから構成する。
【００３２】
第２の配線パターン１４は、スルーホール１３を有する第１の絶縁層１２を形成した後に、例えばスパッタ法で形成する。この場合、先ず、第１の絶縁層１２上にレジスト層を形成し、その上にスパッタリングで導電層を形成する。露光及び現像によって所望のパターンを、レジスト層及び導電層に形成した後に、電解メッキ法を用いてＡｌ、Ｎｉ、Ｃｕ等をパターン内に埋め込む。次いで、レジスト層を剥離し、また、スパッタリング法で形成した導電層をエッチングで除去する。
【００３３】
第２の配線パターン１４の形成は、導電性のペーストを用いてスクリーン印刷法によって形成することも出来る。この場合、導電性ペーストの導電材料としては、ＡｇやＣｕ等を用いる。スクリーン印刷法で導電性ペーストを塗布した後は、高温ベークやＵＶ照射によって樹脂を硬化させる。
【００３４】
金属平板２１の除去には、化学的−機械的（物理的）な研磨による方法の他に、化学的エッチングによる方法、機械的な研削による方法、機械的な引き剥がしによる方法等が挙げられる。機械的な引き剥がしの方法には、２つの金属層における温度による膨張率の差や一方の金属の高温度での軟化を併せて利用することも考えられる。化学的なエッチングでは、例えば金属平板をＣｕ又は４２アロイで形成し、エッチング液としては塩化第２鉄を用いる。機械的な引き剥がし法を用いる場合には、第１の配線パターンを金属平板上にメッキによって形成し、そのメッキの界面から剥がすことが好ましい。
【００３５】
図７は、本発明の第２の実施形態例の半導体装置を示す。本実施形態例は、半導体チップ１５のチップ電極１６を金属バンプ２６によって第２の配線パターン１４に形成しており、また、半導体チップ１５を封止樹脂１８で封止した後に、封止樹脂１８及び半導体チップ１５の上部を研磨によって除去している点において第１の実施形態例の半導体装置と異なる。
【００３６】
図８は、本発明の第３の実施形態例の半導体装置を示す。本実施形態例は、第１の配線パターンをそのまま外部電極として形成した点において、第１の実施形態例と異なる。
【００３７】
図９は、本発明の第４の実施形態例の半導体装置を示す。本実施形態例は、半導体チップのチップ電極を金属バンプによって接続した点において、第３の実施形態例と異なる。
【００３８】
図１０（ａ）〜（ｅ）は、本発明の第２の実施形態例の半導体装置の製造方法における工程を順次に示している。先ず、Ｃｕから成る金属平板２１の上面に、Ａｕから成る第１の配線パターン３３を、下面にＡｕから成る第２の配線パターン３４を夫々メッキ法によって形成する（同図（ａ））。次いで、絶縁性接着剤３５を金属平板２１の上面に塗布し、半導体チップ１５をその上に搭載し接着する。半導体チップ１５のチップ電極１６と、第１の配線パターン３３のステッチ部とをボンディングワイア１７によって接続する（同図（ｂ））。引き続き、半導体チップ１５及びボンディングワイア１７を封止樹脂１８によって、金属平板２１上に封止する。
【００３９】
引き続き、第２の配線パターン３４をマスクとして、金属平板２１をエッチングし、第２の配線パターン３４の上面以外の金属平板２１の部分を除去する（同図（ｄ））。更に、第２の配線パターン３４の金属バンプ形成位置以外の、半導体装置の下面の全体に絶縁性樹脂を塗布して絶縁層とする。次いで、絶縁層が形成されていない第２の配線パターンの部分に金属バンプを形成する（同図（ｅ））。
【００４０】
上記によって得られた半導体装置では、金属平板が第２の配線パターン３４の上面に支持構造体として残されており、金属平板２１の機械的強度が大きいので、従来のテープ基板を有する半導体装置に比して、全体的な機械的強度が大きい。また、一般に、配線パターン−基材−配線パターンの３相構造を有する従来の半導体装置に比して構成部材が少なくて済む利点がある。また、金属平板２１上にメッキ法で予め形成した配線パターン３３、３４がそのまま最終構造でも配線として機能し、一般にメッキ法で形成する配線パターンはエッチング等により形成する配線パターンに比して精度よく形成できるので、より微細構造の配線パターンが得られる。また、上記実施形態例の製造方法では、スルーホールの形成工程がないので、半導体装置をスループット高く製造できる。
【００４１】
特に、第１の配線パターン３３を、半導体チップ１５のチップ電極１６とのボンディングに使用するステッチ部のみに設け、第２の配線パターン３４及びその上面の金属平板２１を引き回すことにより、外部電極を構成する金属バンプ１９の配置に自由度が得られると共に、半導体装置全体の機械的強度が向上する。
【００４２】
第１及び第２の配線パターンは、例えば、Ｎｉ／Ａｕ、Ａｕ、Ａｇ、パラジウム、及び、半田メッキによって形成する。
【００４３】
図１１（ａ）〜（ｅ）は、本発明の第３の実施形態例の半導体装置の製造方法の工程を順次に示している。先ず、Ｃｕから成る金属平板２１の上面に、Ａｕから成る第１の配線パターン３３を、下面にＡｕから成る第２の配線パターン３４を夫々メッキ法によって形成する（同図（ａ））。次いで、半田バンプから成る金属バンプ２６を下面に有する半導体チップ１５を、第１の配線パターン上に半田バンプ２６を搭載して、導電性接着剤で接着する。（同図（ｂ））。引き続き、半導体チップ１５を封止樹脂１８によって、金属平板２１上に封止する。
【００４４】
引き続き、第２の配線パターン３４をマスクとして、金属平板２１をエッチングし、第２の配線パターン３４の上面以外の金属平板２１の部分を除去する（同図（ｄ））。更に、第２の配線パターン３４の金属バンプ形成位置以外の、半導体装置の下面の全体に絶縁性樹脂を塗布して絶縁層とする。次いで、絶縁層が形成されていない第２の配線パターン３４の部分に金属バンプ１９を形成する（同図（ｅ））。
【００４５】
本実施形態例の製造方法では、第１の配線パターン３３は、必要最小限の小さな範囲に形成するのみで足りる。
【００４６】
本発明において使用する絶縁層材料としては、ポリイミド、エポキシ、フェノール、シリコーン系樹脂等が挙げられる。また、配線パターンの材料としては、Ｎｉ、Ｃｕ、Ａｕ等が挙げられる。印刷法を利用する場合には、Ａｇ、Ｃｕ等を含む導電性ペーストが挙げられる。ボンディングワイアの材料としては、Ａｕ、Ｃｕ、Ａｌ、Ｐｄ等が挙げられる。また、金属バンプの材料としては、半田、異方性導電材料、導電ペースト等が挙げられる。また、接着剤としては、熱硬化性の高分子接着剤、例えば、ポリイミド、エポキシ等が挙げられる。
【００４７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の樹脂封止型半導体装置及びその製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００４８】
【発明の効果】
以上説明したように、本発明の樹脂封止型半導体装置によると、外部端子の配置に自由度が高まるので、半導体装置全体の厚み方向及び平面方向のサイズの縮小、並びに、そのコストの低減が可能であるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置の断面図。
【図２】図１における第１の配線パターンの平面図。
【図３】図１における第１の絶縁層のスルーホールを示す平面図。
【図４】図１における第２の配線パターンの平面図。
【図５】図１における金属バンプの配置平面図。
【図６】本発明の一実施形態例の半導体装置の製造法を順次に示す断面図。
【図７】本発明の第２の実施形態例の半導体装置断面図。
【図８】本発明の第３の実施形態例の半導体装置の断面図。
【図９】本発明の第４の実施形態例の半導体装置の断面図。
【図１０】本発明の第２の実施形態例の半導体装置の製造方法を順次に示す断面図。
【図１１】本発明の第３の実施形態例の半導体装置の製造方法を順次に示す断面図。
【図１２】従来の樹脂封止型半導体装置の断面図。
【符号の説明】
１１：第１の配線パターン
１２：第１の絶縁層
１３：スルーホール
１４：第２の配線パターン
１５：半導体チップ
１６：チップ電極
１７：ボンディングワイア
１８：封止樹脂
１９：金属バンプ
２０：第２の絶縁層
２１：金属平板
２２：接着層
２３：多層配線層
２４：スルーホール
２５：ボンディングワイア
２６：金属バンプ
２７：パッド配線部
３１：アウターパッド
３２：インナーパッド
３３：第１の配線パターン
３４：第２の配線パターン

Claims (6)

  1. 第１の配線パターンと、該第１の配線パターンと接続部材を介して接続されたチップ電極を有する半導体チップと、前記第１の配線パターン、前記接続部材及び前記半導体チップを封止する封止樹脂と、前記第１の配線パターンの下面に接触するパターニングされた金属部材を介して接続される第２の配線パターンと、前記第２の配線パターンの表面に形成された外部電極と、該外部電極の部分を除いて、前記金属部材の側面、前記第２の配線パターン、及び、前記封止樹脂の底面を覆う絶縁膜とを備え、前記金属部材が前記第２の配線パターンと同じパターンに形成されていることを特徴とする樹脂封止型半導体装置。
  2. 前記接続部材が金属バンプ又はボンディングワイアで構成される、請求項１に記載の樹脂封止型半導体装置。
  3. 金属平板の上面に第１の配線パターンを形成すると共に該金属平板の下面にメッキ法によって第２の配線パターンを形成し、前記金属平板上に半導体チップを搭載し、該半導体チップのチップ電極と前記第１の配線パターンとを接続部材によって電気的に接続し、前記半導体チップを前記金属平板上に封止樹脂によって封止し、前記第２の配線パターンをマスクとするパターニングによって前記金属平板を除去し、前記第２の配線パターンの下面に外部電極を形成し、前記外部電極の下面を露出させつつ前記金属平板を除去した部分及び前記第２の配線パターン上に絶縁層を形成することを特徴とする半導体装置の製造方法。
  4. 前記接続部材が金属バンプ又はボンディングワイアである、請求項３に記載の半導体装置の製造方法。
  5. 前記第１の配線パターンをメッキ法によって形成する、請求項３又は４に記載の半導体装置の製造方法。
  6. 前記金属平板が銅であり、前記第２の配線パターンが金メッキで形成される、請求項３〜５の何れか一に記載の半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338587A (ja) * 2002-05-21 2003-11-28 Hitachi Ltd 半導体装置及びその製造方法
TWI298939B (en) * 2003-04-18 2008-07-11 Advanced Semiconductor Eng Stack-type multi-chips package
CN100442495C (zh) * 2005-10-12 2008-12-10 南茂科技股份有限公司 用于封装的可挠性基板
US8310040B2 (en) 2010-12-08 2012-11-13 General Electric Company Semiconductor device package having high breakdown voltage and low parasitic inductance and method of manufacturing thereof
US9735120B2 (en) * 2013-12-23 2017-08-15 Intel Corporation Low z-height package assembly
US9406531B1 (en) 2014-03-28 2016-08-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with photoimagable dielectric-defined trace and method of manufacture thereof
US9947553B2 (en) * 2015-01-16 2018-04-17 Rohm Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
WO2019194208A1 (ja) * 2018-04-04 2019-10-10 住友電工プリントサーキット株式会社 フレキシブルプリント配線板用カバーフィルム及びフレキシブルプリント配線板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
WO2004093183A1 (ja) * 1995-03-17 2004-10-28 Atsushi Hino フィルムキャリアおよびこれを用いた半導体装置
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
US5710071A (en) * 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
JPH104151A (ja) * 1996-06-17 1998-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US5759737A (en) * 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US5863812A (en) * 1996-09-19 1999-01-26 Vlsi Technology, Inc. Process for manufacturing a multi layer bumped semiconductor device
JPH1154646A (ja) * 1997-07-31 1999-02-26 Toshiba Corp 半導体素子用パッケージおよびその製造方法
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
US6365978B1 (en) * 1999-04-02 2002-04-02 Texas Instruments Incorporated Electrical redundancy for improved mechanical reliability in ball grid array packages
JP2000340737A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
US6617681B1 (en) * 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置

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