KR100838440B1 - 전자 장치용 기판과 그 제조 방법, 및 전자 장치와 그 제조방법 - Google Patents

전자 장치용 기판과 그 제조 방법, 및 전자 장치와 그 제조방법 Download PDF

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노부아끼 미야모또
아끼라 진다
고끼 히라사와
겐지 우찌다
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히다찌 케이블 리미티드
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

전자 장치용 기판은 박판으로 형성된 베이스 재료, 베이스 재료 상에 형성되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층, 및 복수의 개구에 채워지는 금속 도금층을 포함한다. 베이스 재료는 금속층, 금속층을 포함하는 박리층, 및 박리층에 접촉하도록 형성된 금속막을 구비하고 있다.
전자 장치용 기판, 전자 장치, 코어리스 구조, 배선, 부품

Description

전자 장치용 기판과 그 제조 방법, 및 전자 장치와 그 제조 방법{ELECTRONIC DEVICE SUBSTRATE, ELECTRONIC DEVICE AND METHODS FOR MAKING SAME}
도 1은 본 발명에 따른 제1 양호한 실시예의 전자 장치용 기판을 도시하는 단면도.
도 2a 내지 2h는 도 1의 전자 장치용 기판을 형성하는 방법을 도시하는 단면도.
도 3은 본 발명에 따른 제2 양호한 실시예의 전자 장치용 기판을 도시하는 단면도.
도 4a 내지 4k는 도 3의 전자 장치용 기판을 만드는 방법을 도시하는 단면도.
도 5는 본 발명에 따른 제3 양호한 실시예의 전자 장치용 기판을 도시하는 단면도.
도 6a 내지 6k는 도 5의 전자 장치용 기판을 만드는 방법을 도시하는 단면도.
도 7a 내지 7d는 이간 거리 D가 일정하게 설정되는 상태에서 종래의 코어리스 패키지의 구조와 본 발명의 제3 양호한 실시예의 전자 장치 구조간의 비교를 예시하고 있고, 도 7a는 종래 코어리스 패키지를 도시하는 평면 투시도이고, 도 7b는 도 7a의 라인 A-A'에 따른 단면도이며, 도 7c는 제3 실시예의 전자 장치를 도시하는 평면 투시도이고, 도 7d는 도 7c의 라인 A-A'에 따른 단면도.
도 8a는 종래 전자 장치를 도시하는 단면도.
도 8b는 도 8a의 전자 부품의 실장 표면을 도시하는 상부도.
도 9는 코어리스 패키지 구조를 가지는 종래 전자 장치를 도시하는 단면도.
도 10a 내지 10e는 도 9의 전자 장치를 형성하는 방법을 도시하는 단면도.
도 11은 도 10a의 전사막의 상세 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 테이프 부재
2 : 금속막
3 : 금속층
4 : PSR 막
5 : 개구
6 : 제1 도금층
7 : 제2 도금층
10 : 전자 장치용 기판
11 : 베이스 재료
12 : 복합 금속층
13 : 금속 도금층
본 출원은 일본 특허 출원 제2006-141862호에 기초하며, 그 전체 내용이 본 명세서에 참조로서 통합된다.
본 발명은 전자 장치용 기판, 전자 장치 및 그 제조 방법에 관한 것으로, 특히 박화(thining) 또는 크기축소에 양호한 코어리스 구조를 가짐에도 불구하고, 그 제조 프로세스 동안에 크랙을 가질 가능성이 적고 외부 실장에 유리한 구조를 가지는 전자 장치, 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 전자 장치에 이용되는 전자 장치용 기판 및 그 제조 방법에 관한 것이다.
도 8a 및 8b는 각각 종래 전자 장치를 도시하는 단면도 및 평면도(실장 면)이다.
전자 장치(100)는 관통홀(103)이 그 내부에 형성된 배선 기판(102), 배선 기판 상에 형성된 다이 패드(104), 배선 기판(102) 상에 형성되고 각각이 그 양쪽 단부에 형성된 금속 전극(105a) 및 내부 접속 단자(105b)를 구비하는 복수의 배선 패턴(105), 도전성 페이스트 등을 통해 다이 패드(104) 상에 실장되어 본딩된 전자 부품(106, 도시되지 않음), 배선 기판(102)의 기저부에 형성되고 관통홀(103)의 하단에 접속된 복수의 외부 전극 패드(107), 외부 전극 패드(107) 상에 형성되는 볼형(ball-shaped) 외부 접속 단자(108), Au 와이어 등으로 형성되고 단자(106a)를 내부 접속 단자(105b)와 접속시키는 본딩 와이어(109), 및 전자 부품(106) 및 본딩 와이어(109)를 덮도록 배선 기판(102) 상에 형성된 밀봉 수지(110)를 포함한다.
배선 기판(102)은 유리 에폭시 수지, 폴리이미드 테이프 등으로 형성된다.
관통홀(103)은 금속 전극(105)을 외부 전극 패드(107)와 전기적으로 접속하 기 위한 도체이다. 다이 패드(104), 배선 패턴(105) 및 외부 전극 패드(107)는 광화학적 에칭 등에 의해 형성된 동박 등으로 만들어진다.
관통홀(103), 다이 패드(104), 배선 패턴(105), 및 외부 전극 패드(107)에는 구리 도금, 니켈 베이스 도금, 금 도금 등이 제공된다.
도 8a에 도시된 바와 같은 전자 장치(100)는 전자 부품(106)이 배선 기판(102)의 다이 패드(104) 상에 실장되고, 전자 부품(106)의 단자(106a)가 본딩 와이어(109)를 통해 내부 접속 단자(105b)에 접속되며, 에폭시 수지 등으로 형성된 밀봉 수지(110)가 그 위에 형성되도록 만들어진다. 통상, 최종 단계에서, 솔더 볼과 같은 볼형 외부 접속 단자(108)는 외부 전극 패드(107) 상에 부착된다.
최근, 모듈 기판을 이용하지 않는 코어리스 전자 장치(이하에서는, 코어리스 패키지로 지칭됨)가 제안되어 있다. 예를 들면, JP-A-3-94459(페이지 3-4 및 도 1)는 전자 부품이 베이스 막 상에 다이-본딩되고 금속 베이스에 와이어-본딩된 후, 금속 베이스의 불필요 부분들이 에칭에 의해 제거되어 단자 및 실장 부분을 노출시키는 코어리스 패키지를 개시하고 있다.
도 9는 JP-A-3-94459에 개시된 바와 같은 코어리스 패키지의 구조를 도시하고 있다. 코어리스 패키지(120)는 절연성 코어 기판으로서, 도 8a의 배선 기판(102)이 제거되고 다이 패드(104) 및 배선 패턴(105)의 이면이 패키지의 기저부 상에 노출되도록 구성된다.
JP-A-3-99456(페이지 2-3 및 도 1)은 복수의 전자 부품 소자를 구비하는 코어리스 패키지를 개시하고 있다. 코어리스 패키지는 복수의 전자 부품이 회로 패 턴에 와이어-본딩되고 이들은 통합적으로 수지-밀봉되며 보호 코트는 패키지의 기저부 상에 형성되며, 부식 방지를 위한 금 도금이 보호 코트의 개구에 노출된 회로 패턴상에 형성되도록 구성된다.
도 10a 내지 10e는 도 9에 도시된 바와 같은 코어리스 패키지(120)를 제조하는 방법을 도시하고 있다.
우선, 도 10a에 도시된 바와 같이, 코어 기판으로서 절연성 전사막(121) 상에, 다이 패드(104), 및 금속 전극(105a)과 내부 접속 단자(105b)를 구비하는 배선 패턴(105)이 형성된다.
그리고나서, 도 10b에 도시된 바와 같이, 전자 부품(106)은 다이 패드(104) 상에 실장된다. 그리고나서, 도 10c에 도시된 바와 같이, 전자 부품(106)의 단자는 본딩 와이어(109)를 통해 내부 접속 단자(105b)에 접속된다.
그리고나서, 도 10d에 도시된 바와 같이, 전자 부품(106)은 밀봉 수지(110)로 밀봉된다. 그리고나서, 전사막(121)을 제거함으로써, 도 10e에 도시된 바와 같은 코어리스 패키지(120)가 얻어질 수 있다. 이러한 방법은 일반적으로 전사법이라 불려지고, 배선 도체는 밀봉 수지(110) 측에 전사된다.
JP-A-9-252014(문단[0007]-[0010] 및 도 2)는 전사막 대신에 두꺼운 베이스 재료를 이용함으로써 코어리스 패키지를 만들기 위한 전사법을 개시하고 있다. 이러한 방법은 금속박이 베이스 재료에 페이스팅되고 전자 부품이 금속 포일 상에 실장되어 와이어 본딩되며 수지가 그 위에 밀봉되고 밀봉 수지가 베이스 재료로부터 분리되도록 수행된다.
JP-A-2002-9196(문단[0016]-[0025] 및 도 2-3)는 기저부에 위치한 금속 베이스가 에칭되는 코어리스 패키지를 만들기 위한 전사-유사 방법을 개시하고 있다. 이러한 방법은, 레지스트 패턴이 코어 기판인 금속 베이스 상에 형성되고, 개구가 다이 본딩부 및 본딩부에 대응하는 레지스트 패턴에 형성되며, 개구가 니켈 도금으로 채워지고 금 도금은 니켈 도금의 표면 상에 형성되며, 레지스트 패턴이 제거되고, 전자 부품이 다이 본딩부 상에 실장되며, 와이어 본딩은 본딩부인 금 도금막 상에 수행되고, 수지가 그 위에 밀봉되며, 금속 베이스가 에칭에 의해 제거되도록 수행된다.
다이 패드, 내부 접속 단자, 배선 패턴, 외부 접속 전극 등에 대한 도체들은 통상 전해 동박, 롤링된 동박 등과 같은 구일 호일로 형성된다. 동박은 광화학적 에칭에 의해 패터닝되어 다이패드, 내부 접속 단자, 배선 패턴, 외부 접속 전극 등을 형성한다.
도 11은 도 10a에 도시된 바와 같은 전사막(121)을 포함하는 전사막 유닛의 상세 구성을 도시하고 있다. 전사막 유닛은 전사막(121) 상에 도포된 접착제(122), 접착제(122) 상에 형성된 다이 패드(104) 및 배선 패턴(105), 및 다이 패드(104) 및 배선 패턴(105)의 표면 상에 형성된 기능 도금(123)을 포함한다.
기능 도금(123)은 전자 부품(106)의 단자와 금속 전극(105)간의 접속을 용이하게 하는데 이용된다. 예를 들면, 기능 도금(123)은 베이스 도금으로서, 무전해(electroless) 니켈 도금 또는 전기적 니켈 도금, 및 그 위에 형성된 무전해 금 도금 또는 전기적 금 도금으로 형성된다.
일반적으로, 전기적 니켈 도금은 전자 부품의 실장 또는 와이어 본딩시 가열 조건에 따라 두께 0.5 내지 2.0㎛로 형성된다. 베이스 니켈 도금은 금 도금 막으로의 구리의 열적 확산을 위한 방지막(또는 배리어 막)으로서 기능한다. 금 도금은 초음파 와이어 본딩에서 높은 접속 신뢰성을 가지므로 표면 층으로서 형성된다. 그 두께는 와이어 본딩을 향상시키기 위해 가능한 한 두꺼운 것이 바람직하지만, 그 최적 두께는 생산성 및 제조 비용을 감안할 때 0.1 내지 2.0㎛로 선택된다.
그러나, 종래 전자 장치 각각은 이하의 문제들을 가지고 있다.
도 11에 도시된 바와 같은 구성에서는 기능 도금(123)의 금 도금은 밀봉 수지(110)와의 접착력이 떨어진다는 문제를 가지고 있다. 즉, 금 도금이 기능 도금(123)의 표면 상에 형성되는 경우, 금은 높은 전가 음성도를 가지는 임의의 산화막을 그 위에 생성하지 않으므로, 밀봉 수지와의 접착력이 악화되어 전자 장치의 신뢰성을 저하시킨다.
도 8a에 도시된 바와 같은 BGA 구조는 전자 장치의 외부 실장이 솔더 볼과 같은 돌출 외부 단자(108)에 의해 용이하게 수행된다는 점에서 유익하다. 그러나, 인접하는 전극간의 거리는 볼의 직경보다 커야 한다. 또한, 전자 장치의 전체 두께는 볼의 직경이 전자 장치의 두께에 부가되므로 증가되어야 한다.
도 10a 내지 10e에 도시된 바와 같은 코어리스 패키지(120)를 생산할 때, 전사막(121)은 최종 단계에서 제거된다. 그러나, 전사막(121) 상에 제공된 접착제(122)는 전사막(121)을 제거한 후에도, 금속 전극(105a)의 이면 상에 남아있을 수 있다. 또한, 전사막(121)은 불완전한 분리로 인해 그 위에 부분적으로 남을 수 도 있다.
이러한 문제를 해결하기 위해, JP-A-2002-9196은 코어 기판으로서의 금속 베이스와 전극을 낮은 접착력을 가지는 금속을 통해 접속하는 방법을 개시하고 있다. 그러나, 이러한 방법에서, 전사막(121)과 배선 패턴(105)간의 접착력이 밀봉 수지(110)와 배선 패턴(105)간의 것보다 더 큰 경우, 전사막(코어 기판, 121)이 필링 제거될 때, 전사막(121)에 부착되어 있는 동안에 배선 패턴(105)이 밀봉 수지(110)로부터 분리될 수 있다.
이러한 문제를 해결하기 위해, JP-A-2002-9196은 배선 패턴용의 금속이 두꺼워지고 밀봉 수지 측으로 약간 연장한 연장부가 그 주변부에 제공되는 추가 방법을 개시하고 있다. 그러나, 이러한 방법에 의하면, 도금 시간의 증가로 인해 배선 패턴의 두께가 증가된다. 또한, 레지스트 막은 어프렌티스(apprentice = 연장부)의 형태를 유지하면서 제거될 필요가 있다. 이 때문에, 인접하는 전극간의 거리를 짧게 하는 것이 어렵다. 결과적으로, 전자 장치의 크기가 증가되어야 한다.
또한, 금속 베이스가 기계적 응력을 인가함으로써 필링 제거되는 경우, 응력은 전자 장치의 뒤틀림 또는 크랙(crack)을 유발할 수 있다. 그러므로, 그러한 방법은 특히 낮은-프로파일 전자 장치의 형성에 적합하지 않다.
또한, 도 9에 도시된 바와 같이, 다이 패드(104)가 배치되므로, 전자 부품(106) 아래에 배선 패턴(105)을 형성하는 것이 불가능하다. 그러므로, 종래 코어리스 패키지 설계는 코어리스 패키지(120)의 실장 면적이 감소될 수 없다는 문제를 가지고 있다.
본 발명의 목적은 낮은-프로파일 및 축소된 코어리스 구조를 가지면서 감소된 실장 면적을 가질 수 있는 전자 장치를 제공하는 것이다.
본 발명의 다른 목적은 그러한 전자 장치를 제조하는 방법, 그러한 전자 장치에 이용되는 전자 장치용 기판, 및 전자 장치용 기판을 제조하는 방법을 제공하는 것이다.
(1) 본 발명의 하나의 양태에 따르면, 전자 장치용 기판은,
박판으로 형성된 베이스 재료;
베이스 재료 상에 형성되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층; 및
복수의 개구에 채워지는 금속 도금층
을 포함하고,
베이스 재료는 금속층, 금속층에 접하여 형성된 박리층, 및 박리층에 접하여 형성된 금속막을 포함한다.
상기 발명 (1)에서, 이하의 변형 및 변경이 가해질 수 있다.
(ⅰ) 베이스 재료는 전기 절연층으로부터 순서대로 형성된, 금속층, 박리층, 금속층, 및 테이프 부재를 포함하고,
금속층과 금속막을 가지는 박리층간의 접착력은 금속층과 전기 절연층간의 접착력보다 작다.
(ⅱ) 전기 절연층은 솔더 레지스트, 포토-솔더 레지스트 또는 폴리이미드 막을 포함한다.
(ⅲ) 금속 도금층은 금, 은, 구리, 니켈, 팔라듐, 주석, 로듐(rhodium), 및 코발트 또는 그 합금 또는 그 임의의 하나 또는 그 합금으로 각각 형성된 적층된 층 중 임의의 하나를 포함한다.
(2) 본 발명의 다른 양태에 따르면, 전자 장치용 기판을 제조하는 방법은,
금속층, 박리층 및 금속막을 포함하는 복합 금속층을 테이프 부재 상에 적층함으로써 베이스 재료를 형성하는 단계;
베이스 재료의 금속층 상에 전기 절연층을 형성하는 단계;
전기 절연층에 개구를 형성하는 단계; 및
개구를 금속 도금층으로 채우는 단계를 포함한다.
(3) 본 발명의 다른 양태에 따르면, 전자 장치는,
외부 접속 전극을 포함하는 전자 부품;
그 표면 상에 전자 부품이 실장되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층;
전기 절연층의 복수의 개구내에 채워지고 전자 부품의 전극에 전기적으로 접속된 금속 도금층;
전자 부품에 대한 금속 도금층의 접속 표면 및 전자 부품을 덮는 절연 도포 재료; 및
전기 절연층의 다른 표면 상에서 금속 도금층을 접촉하도록 형성된 도전성 구조물을 포함한다.
상기 발명 (3)에서, 이하의 변형 및 변경이 가해질 수 있다.
(ⅳ) 도전성 구조물은 그 위에 형성된 표면 처리층을 포함한다.
(ⅴ) 도전성 구조물은 외부 접속 돌출 단자를 포함한다.
(ⅵ) 도전성 구조물은 도체 배선층을 포함한다.
(4) 본 발명의 다른 양태에 따르면, 전자 장치를 제조하는 방법은,
박판으로 형성되고, 테이프 부재, 및 테이프 부재 상에 순차적으로 형성된, 금속막, 박리층 및 금속층을 포함하는 베이스 재료; 베이스 재료 상에 형성되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층; 및 복수의 개구에 채워진 금속 도금층을 포함하는 전자 장치용 기판을 제공하는 단계;
전자 장치용 기판 상에 전자 부품을 실장하고, 전자 부품의 전극을 금속 도금층에 전기적으로 접속하며, 이어서 전자 부품과 금속 도금층간의 전기적 접속을 적어도 절연 도포 재료로 덮는 단계;
전자 장치용 기판으로 금속층을 남기도록 박리층을 이용하여 전자 장치용 기판으로부터 테이프 부재 및 금속막을 제거하는 단계; 및
포토 제조를 이용하여 금속층을 처리함으로써 금속 도금층에 대응하는 위치에 도전성 구조를 형성하는 단계를 포함한다.
상기 발명 (4)에서, 이하의 변형 및 변경이 가해질 수 있다.
(ⅶ) 도전성 구조물은 외부 접속 돌출 단자를 포함한다.
(ⅷ) 방법은 도금 방법을 이용하여 도전성 구조물의 표면 상에 표면 처리층 을 형성하는 단계를 더 포함한다.
(ⅸ) 도전성 구조물은 도체 회로를 구성하는 도체 배선층(예를 들면, 그 코어 섹션에서 직사각형 형태를 가짐)을 포함한다.
(ⅹ) 방법은,
도금 방법을 이용하여 도전성 구조의 표면 상에 표면 처리층을 형성하는 단계; 및
표면 처리층의 일부 상에 제2 전기 절연층을 형성하는 단계를 더 포함한다.
상기 발명 (3) 또는 (4)에서, 이하의 변형 및 변경이 가해질 수 있다.
(xi) 전자 장치는 전기 절연층의 다른 표면 상 및 전자 부품의 아래에 형성된 도체 배선층을 더 포함한다.
(xii) 방법은 전기 절연층의 저면 상 및 전자 부품의 아래에 도체 배선층을 형성하는 단계를 더 포함한다.
(5) 본 발명의 다른 양태에 따르면, 코어리스 패키지는,
그 두께 방향으로 개구를 포함하는 절연 베이스 재료;
절연 재료 상에 실장되는 전자 부품;
개구에 형성되고 전자 부품에 전기적으로 접속되는 금속 도금층; 및
금속 도금층 및 전자 부품을 덮는 절연 도포 재료를 포함하고,
절연 베이스 재료는 절연 도포 재료와 다른 재료로 형성된다.
상기 발명 (5)에서, 이하의 변형 및 변경이 가해질 수 있다.
(xiii) 코어리스 패키지는 절연 베이스 재료의 저면 상에서 금속 도금층을 접촉하도록 형성된 도전성 구조를 더 포함한다.
(xiv) 코어리스 패키지는 절연 베이스 재료의 저면 상 및 전자 부품의 아래에 형성되는 도체 배선층을 더 포함한다.
본 발명에 따른 양호한 실시예들은 도면을 참조하여 이하에 설명될 것이다.
제1 실시예
전자 장치용 기판의 구성
도 1은 본 발명에 따른 제1 양호한 실시예의 전자 장치용 기판을 도시하고 있다.
전자 장치용 기판(10)은 베이스 재료로서 동박으로 형성된 금속층(3)에 박리층(도시되지 않음)이 제공되고 금속 박막(2)이 박리층 상에 형성되는 복합 금속층(또는 복합 동박, 12), 접착제(9, 도 2b 참조)를 통해 복합 금속층(12)에 부착되는 테이프 부재(1), 제1 절연층으로서 소정 패턴으로 금속층(3)의 이면 상에 형성되는 PSR 막(4), PSR 막(4)의 소정 위치에 형성된 개구(5)에 형성된 제1 도금막(6), 및 제1 도금막(6) 상에 형성된 제2 도금막(7)을 포함한다.
금속층(3)은 양호하게는 그 가용성, 비용, 높은 전기 전도도, 최종 단계에서의 제거 용이성, 등으로 인해 동박으로 형성된다. 다르게는, 이것은 스테인레스박, 알루미늄 또는 알루미늄 합금박, 니켈 또는 니켈 합금박, 또는 주석 또는 주석 합금박으로 형성될 수 있다.
PSR 막(4)은 유기 레지스트 막, 예를 들면 불용성 솔더 레지스트 또는 주석 합금박으로 형성될 수 있다.
제1 도금막(6)은 솔더 실장을 위해 이용할 때 니켈, 주석, 솔더 도금 등으로 적합하게 형성된다. 이것은 이방성 도전막(ACF), 이방성 도전 페이스트(ACP), 비도전막(NCF), 비도전성 페이스트(NCP) 등으로 압접 실장에 이용할 때 금, 은, 팔라듐 니켈 등으로 적합하게 형성된다.
제2 도금막(7)은 전자 부품의 전극들과 전기적 접속을 가지는데 이용된다. 이는 금, 은, 팔라듐 등으로 형성될 수 있다. 한편, 그 위에 형성된 금 범프 또는 솔더 범프와의 전자 부품의 플립-칩 접속의 경우에, 이는 금, 주석, 팔라듐, 솔더 도금 등으로 형성될 필요가 있다.
제1 도금막(6) 및 제2 도금막(7)은 금속 도금층(13)을 구성하고 전자 장치에 대한 배선 패턴으로서 이용된다.
전자 장치용 기판을 제조하는 방법
제1 실시예의 전자 장치용 기판을 형성하는 방법이 이하에 설명될 것이다. 도 2a 내지 2h는 도 1의 전자 장치용 기판을 제조하는 방법을 도시하는 단면도이다.
우선, 도 2a에 도시된 바와 같이, 18㎛ 두께의 롤링된 동박으로 형성된 금속층(3), 그 위에 형성된 박리층(도시되지 않음), 및 박리층 상에 형성된 매우 얇은 동박의 금속막(2)을 구비하는 복합 금속층(또는 복합 동박, 12)이 제공된다. 복합 금속층(12)은 올린사(Olin Corp)로부터 입수가능하고 상표등록된 "Copper Bond Extra Thin Foil" XTF일 수 있다.
그러한 복합 동박은 캐리어를 구비한 동박이라 지칭된다. 캐리어를 가지는 코어 기판은 나중 단계에서 박리를 가능하게 하는 낮은 접착력을 가지는 박리층이 18㎛ 이상 두께의 금속박(대부분 동박)으로 형성된 캐리어 층 상에 형성된 후 그 위에 얇은 금속박이 전기분해에 의해 형성되도록 제조되는 베이스 재료를 의미한다.
올린사의 "Copper Bond Extra Thin Foil"XTF 대신에, 캐리어를 가지는 금속박은 Mitsui Mining And Smelting Company Ltd.로부터 입수가능한 "Micro Thin"일 수 있다. 후자는 박리층으로서 유기 박리층을 이용하는 베이스 재료이고, 그 다른 컴포넌트들은 전자와 동일하다. 양쪽 베이스 재료들은 약 20N/m의 작은 힘으로 표면 금속층(즉, 매우 얇은 구리층)으로부터 두꺼운 베이스 캐리어 층을 박리할 수 있게 한다. 특히, 전자는 무기 박리층을 이용하고, 따라서 400℃ 이상의 가열 후에라도 용이한 박리를 허용할 수 있다. 그러므로, 유기 박리층을 이용하는 캐리어(즉, 후자)를 구비한 동박은, 무기 박리층을 이용하는 캐리어(즉, 전자)를 구비한 동박과 비교하여, 그 온도 상한이 230℃ 정도로 낮다는 점에서 불리하다.
한편, 도 2b에 도시된 바와 같이, 폴리이미드 테이프(8) 및 그 위에 도포된 접착제(9)로 형성되는 테이프 부재(1)가 제공된다. 본 실시예에서, UBE Industries, Ltd.의 25㎛ 두께의 "Upilex"가 폴리이미드 테이프(8)로 이용되고, TOMOEGAWA Co., Ltd.의 "X series"가 접착제(9)로서 이용된다.
그리고나서, 도 2c에 도시된 바와 같이, 테이프 부재(1) 및 복합 금속층(12)은 접착제(9)와 금속막(2)을 서로 대향하게 하여 베이스 재료(11)를 형성하면서 롤(roll) 적층함으로써 적층된다. 그러므로, 베이스 재료(11)는 표면층으로부터 순서대로, 롤링된 동박(=금속층(3), 18㎛)/박리층(약 100Å)/매우 얇은 동박(=금속층(2), 3㎛)/접착제(9, 12㎛)/지지 기판(=폴리이미드 테이프(8), 25㎛)를 구비하는 5개층 구성을 가지고 있다.
그리고나서, 도 2d에 도시된 바와 같이, 제1 절연층인 PSR 막(4)은 스크린 프린팅에 의해 베이스 재료(11)의 금속층(3) 상에 15㎛ 두께로 도포된다. 그리고나서, 도 2e에 도시된 바와 같이, 자외선(18)이 포토마스크(17)를 통해 PSR 막(4)에 조사된다. 그리고나서, 도 2f에 도시된 바와 같이, 소정 형상을 가진 개구(5)가 현상 처리에 의해 PSR 막(4)에 형성된다.
그리고나서, 도 2f의 기판은 전해질 니켈 도금 용액에 담겨지고, 음의 전극으로 매우 얇은 구리 막을 이용하면서 니켈 도금에 의해 도 2g에 도시된 바와 같은 제1 도금막(6)이 개구(5)에 0.5㎛ 두께로 형성된다.
그리고나서, 이것은 전해질 금 도금 용액에 담겨지고, 도 2h에 도시된 바와 같은 제2 도금막(7)은 금 도금에 의해 개구(5)에 0.5㎛ 두께로 형성된다. 그리고나서, 이것을 충분하게 세척하고 건조시킴으로써, 전자 장치용 기판(10)이 얻어진다.
제1 실시예의 효과
본 발명의 제1 실시예에 의해 이하의 효과들이 얻어질 수 있다.
(1) 복합 금속층(12)은 지지 보드로서, 금속막(2)에 부착된 테이프 부재(1)를 가지고 있으므로, 폴리이미드 테이프(8)로의 두께가 잘 균형될 수 있다. 그러므로, 폴리이미드 테이프(8)의 분리가 원활하게 수행될 수 있다.
(2) PSR 막(4) 및 금속 도금층(13)은 30㎛ 이하 정도로 얇으므로, 마이크로스코픽 처리가 용이해질 수 있다. 또한, 이들은 그 위에 실장된 전자 부품보다 약간 큰 두께 및 돌출된 영역만을 가지므로, 전자 장치는 작은 크기로 그리고 낮은 프로파일로 제공될 수 있다.
(3) 동박을 에칭하여 마이크로스코픽 패턴을 형성할 필요가 없다. 그러므로, 레지스트 도포, 노출, 현상, 및 포토-에칭을 위한 에칭 단계가 제공되는 것이 필요하지 않다.
(4) 개구(5)를 형성하는데 이용되는 PSR 막(4)은 용해되지 않고 도금 후에 박리 용액에 의해 제거되므로, 박리 용액에 의해 오염이 유발되지 않는다. 또한, 기판 제조에 필요한 시간이 그 만큼 감소될 수 있으므로 제조 비용을 감소시킨다.
(5) 불용성 솔더 레지스트 또는 포토-솔더 레지스트가 PSR 막(4)에 이용되므로, 박리 용액에 의해 도금용 레지스트 막을 용해시켜 제거할 필요가 없다. 그러므로, 박리 용액에 의해 오염이 유발되지 않는다. 또한, 기판 제조에 요구되는 시간이 그 만큼 감소될 수 있으므로 제조 비용을 줄일 수 있다.
제2 실시예
전자 장치의 구성
도 3은 본 발명에 따른 제2 양호한 실시예의 전자 장치용 기판을 도시하는 단면도이다.
전자 장치(20)는 제1 실시예의 전자 장치용 기판(10)으로부터 베이스 재료(11)를 제거하여 형성된 전자 장치용 기판(10'), 전자 장치용 기판(10') 상의 소 정 위치에 실장되는 전자 부품(21), 전자 부품(21) 상의 외부 접속 단자(도시되지 않음)를 전자 장치용 기판(10')의 제2 도금막(7)에 접속하는 본딩 와이어(22), 절연 도포 재료로서, 전자 부품(21), 본딩 와이어(22) 및 제2 도금막(7)을 덮도록 전자 장치용 기판(10') 상에 형성된 밀봉 수지(23), PSR 막(4)의 이면 상에 형성되고 제1 도금막(6)과 접촉하는 돌출 단자(24), 및 돌출 단자(24)의 표면 상에 형성된 표면 처리막(25)을 포함한다.
전자 장치 제조 방법
제2 실시예의 전자 장치를 제조하는 방법이 이하에 설명될 것이다. 도 4a 내지 4k는 도 3의 전자 장치를 제조하는 방법을 도시하는 단면도이다.
우선, 도 4b에 도시된 바와 같이, 전자 부품(21, 본 실시예에서는 IC 칩으로 예시됨)이 도 4a에 도시된(도 1에도 도시됨) 바와 같이 전자 장치용 기판(10)의 PSR 막(4)의 소정 위치에 다이 본딩 페이스트를 통해 본딩된다. 그리고나서, 도 4c에 도시된 바와 같이, 전자 부품(21)의 알루미늄 전극 단자가 금 본딩 와이어(22)를 통해 전자 장치용 기판(10)의 제2 도금막(7)에 전기적으로 접속된다.
그리고나서, 도 4d에 도시된 바와 같이, 전자 부품(21) 및 본딩부를 외부 환경으로부터 보호하기 위해, 밀봉 수지(23)가 전자 부품(21), 본딩 와이어(22) 및 제2 도금막(7) 상에 형성된다. 그리고나서, 도 4e에 도시된 바와 같이, 금속층(2)을 구비하는 테이프 부재(1)를 금속층(3)으로부터 분리하여, 금속층(3)을 노출시키고 IC 패키지(26)를 가진다(도 4f 참조).
도 4d에 도시된 바와 같은 7-층 구성은 상부층으로부터 순서대로, 밀봉 수 지(23) 또는 다이 본딩 페이스트를 가지는 전자 부품(21) 또는 본딩 와이어(22, 금 와이어)/PSR 막(4) 또는 제1 및 제2 도금막(6, 7)/롤링된 동박(=금속층(3))/박리층(도시되지 않음)/매우 얇은 동박(=금속막(2))/접착제(9, 도 2b 참조)/지지 기판(=폴리이미드 테이프(8), 도 2b 참조)이다. 무엇보다도, 박리층을 통한 롤링된 동박(=금속층(3))과 매우 얇은 동박(=금속막(2))의 인터페이스에서의 접착력은 다른 인터페이스에서의 1000N/m보다 더 큰 접착력에 비해 20N/m 정도로 상당히 작다. 그러므로, 금속층(2)을 구비하는 테이프 부재(1) 및 박리층은 금속층(3)으로부터 안전하게 분리되어 도 4f에 도시된 바와 같이 금속층(3, = 롤링된 동박)의 기저부를 노출시킨다.
그리고나서, 도 4g에 도시된 바와 같이, 네거티브형 포토레지스트(27)는 IC 패키지(26)의 기저부의 금속층(3)의 표면 상에 도포된다. 그리고나서, 도 4h에 도시된 바와 같이, 자외선(29)이 포토마스크(28)를 통해 대응하는 위치 상에 전자 장치의 기저측으로부터 금속 도금층(13)으로 조사된다. 그리고나서, 도 4i에 도시된 바와 같이, 현상액이 그 위에 분사되어, 자외선(29)이 조사되지 않는 위치의 포토레지스트(27)를 제거한다.
그리고나서, 도 4j에 도시된 바와 같이, 포토레지스트(27)가 제거되는 위치에서의 동박(=금속층(3))은 화학적으로 에칭되어 돌출 단자(24)를 형성한다. PSR 막(4)은 불용성 솔더 레지스트 또는 포토-솔더 레지스트로 형성되므로, 전자 장치 내부로의 에칭액의 침투를 유발하지 않도록 화학적 에칭시 보호막으로서 기능한다.
화학적 에칭 후에, 잔존 레지스트는 레지스트 제거 용액을 분사하여 제거된 다. 마지막으로, 도 4k에 도시된 바와 같이, 표면 처리막(25)은 무전해 주석 도금에 의해 돌출 단자(24)의 표면 상에 형성된다. 상기 프로세스를 수행함으로써, 코어 기판을 가지지 않는 코어리스 패키지로 구성되고 전자 장치의 기저부로부터 돌출하는 외부 실장 전극을 가지고 있는 전자 장치(20)가 완성된다.
그렇게 제조된 전자 장치(20)는 솔더를 통해 외부 접속 실장 기판 상에 실장되고, 전자 장치(20)와 실장 기판간의 본딩 강도(전단응력 강도)가 측정된다. 결과적으로, 절연층인 PSR 막(4)이 밀봉 수지(23)에 단단하게 본딩되는 강화 효과 및 외부 접속 실장 단자(24)와 솔더간의 접촉 영역의 증가로 인해, 본 실시예의 코어리스 패키지(0.25mm x 0.18mm x 0.018mm의 전극 치수를 가짐)의 본딩 구조가 임시로 제조된 종래 코어리스 패키지(0.15mm x 0.15mm의 전극 치수를 가지고 두께가 없음)보다 2배 이상의 강도를 가지고 있다는 것이 확인된다.
제2 실시예의 효과
본 발명의 제2 실시예에 의해 이하의 효과들이 얻어질 수 있다.
(1) 베이스 재료(11)에서, 금속층(3)과 박리층을 가지는 금속막(2)간의 접착력은 금속층(3)과 PSR 막(4)간의 접착력보다 작다. 그러므로, 금속층(2)을 가지는 테이프 부재(1)는 박리층을 활용함으로써 전자 장치(10)로부터 확실하게 제거될 수 있다. 그 박리 응력에 의해 어떠한 크랙도 유발되지 않고 금속층은 전자 장치용 기판(10') 측 상에 용이하고 안전하게 남겨질 수 있다. 그러므로, 전자 장치용 기판(10') 측 상의 금속층(3)으로의 접착제와 같은 잔존물 또는 막 기판을 이용하는 경우에 유발되는 막 파괴가 제거될 수 있다.
(2) 낮은-프로파일 장치에 적합한 코어리스 타입으로 형성되고, 전자 장치의 이면측 상의 외부 실장에 적합한 돌출 단자(24)를 구비하는 전자 장치(20)가 구성될 수 있다.
(3) 외부 실장 돌출 단자(24)는 일정한 두께를 가지는 금속층(3)으로부터 포토 제조의 기술로서의 화학적 에칭에 의해 처리된다. 그러므로, 이것은 그 두께 및 폭이 일정하고 높은 위치 정확도를 가질 수 있다.
(4) 외부 실장 돌출 단자(24)는 약 18㎛의 두께를 가지는 얇은 금속 재료로부터 처리된다. 그러므로, 재료는 BGA에 대한 솔더 볼과 비교할 때 마이크로스코픽 처리에 적합하고, 이는 전자 장치의 체적 및 두께에서 축소를 제한하지 않는다. 또한, 돌출 형태는 돌출 단자의 측면 및 상부에서 외부 실장 솔더로의 접속을 허용한다. 이에 비해, 종래 코어리스 패키지(도 11 참조)는 외부 실장 금속 전극(105a)의 상부에서만 외부 실장 솔더로의 접속을 허용한다. 그러므로, 본 실시예에서, 외부 실장 솔더에 대한 접촉 영역은 종래 코어리스 패키지에 비해 증가될 수 있고, BGA와 동일한 접속 강도가 얻어질 수 있다.
(5) 금속 도금층(13)의 측면에 위치한 PSR 막(4)은 금속 도금층(13) 및 전자 부품(21)을 덮는 밀봉 수지(23)의 접속 강도의 증가를 허용할 수 있고, 전자 장치의 제조 프로세스 동안에 기계적 내구성을 향상시키는 강화 부재로서 기능한다. 그러므로, 낮은-프로파일을 제공할 뿐만 아니라 높은 기계적 강도를 가지는 전자 장치가 생산될 수 있다.
(6) 열 저항을 가지는 테이프 부재(1)는 복합 금속층(12)에 본딩된다. 그러 므로, 열적 및 기계적 응력에 대한 내구성이 기판 처리 및 장치 조립 동안에 증가될 수 있다.
(7) 복합 금속층(12) 및 테이프 부재(1)는 두께의 밸런스가 유지된다. 그러므로, 폴리이미드 테이프(8)는 용이하고 원활하게 제거될 수 있다.
(8) 지지 기판을 가지고 있기 때문에, 금속층(3)이 20㎛ 이하의 두께를 가지는 롤링된 동박으로 형성되는 경우라도, 전자 장치용 기판이 안전하게 처리될 수 있다. 그러므로, 돌출 단자(24)는 전자 장치의 기저측에서 그 높이가 20㎛ 이하일 수 있다.
제2 실시예에서 금속층(3)이 18㎛ 두께의 롤링된 동박으로 형성되지만, 전해질 동박 또는 다른 금속박으로 형성될 수 있다. 또한, 추가 얇은 금속박을 이용함으로써, 화학적 또는 기계적 연마의 제거 프로세스에서의 부하가 적어질 수 있다.
제3 실시예
전자 장치의 구성
도 5는 본 발명에 따른 제3 양호한 실시예의 전자 장치용 기판을 도시하는 단면도이다.
전자 장치(30)는 제1 실시예의 전자 장치용 기판(10)으로부터 베이스 재료(11)를 제거하여 형성된 전자 장치용 기판(10'), 전자 장치용 기판(10') 상의 소정 위치에 실장되는 전자 부품(21), 전자 부품(21) 상의 외부 접속 단자(도시되지 않음)를 전자 장치용 기판(10')의 제2 도금막(7)에 접속하는 본딩 와이어(22), 절연 도포 재료로서 전자 부품(21), 본딩 와이어(22) 및 제2 도금막(7)을 덮도록 전 자 장치용 기판(10') 상에 형성된 밀봉 수지(23), PSR 막(4)의 이면 상에 형성되고 제1 도금막(6)과 접촉하는 도체 배선층(또는 도체 회로, 31), 도체 배선층(또는 도체 회로, 31)의 표면 상에 형성된 표면 처리막(32), 및 표면 처리막(32)을 부분적으로 덮는 제2 절연층(33)을 포함한다.
본 실시예는 전자 장치(30)의 실장 면적을 감소시키도록 배선층(또는 도체 회로)(31)이 전자 부품(21) 아내의 PSR막(4)의 저부에 형성되는 특징을 갖는다.
전자 장치 제조 방법
제3 실시예의 전자 장치를 제조하는 방법이 이하에 설명될 것이다. 도 6a 내지 6k는 도 5의 전자 장치를 제조하는 방법을 도시하는 단면도이다.
우선, 도 6b에 도시된 바와 같이, 전자 부품(21, 본 실시예에서는 IC 칩으로 예시됨)이 도 6a에 도시된(도 1에도 도시됨) 바와 같이 전자 장치용 기판(10)의 PSR 막(4)의 소정 위치에 다이 본딩 페이스트를 통해 본딩된다. 그리고나서, 도 6c에 도시된 바와 같이, 전자 부품(21)의 알루미늄 전극 단자가 금 본딩 와이어(22)를 통해 전자 장치용 기판(10)의 제2 도금막(7)에 전기적으로 접속된다.
그리고나서, 도 6d에 도시된 바와 같이, 전자 부품(21) 및 본딩부를 외부 환경으로부터 보호하기 위해, 밀봉 수지(23)가 전자 부품(21), 본딩 와이어(22) 및 제2 도금막(7) 상에 형성된다. 그리고나서, 도 6e에 도시된 바와 같이, 금속층(2)을 구비하는 테이프 부재(1)가 금속층(3)으로부터 분리되어, 금속층(3)을 노출시키고 IC 패키지(26)를 가진다(도 6f 참조).
도 6d에 도시된 바와 같은 7-층 구성은 상부층으로부터 순서대로, 밀봉 수 지(23) 또는 다이 본딩 페이스트를 가지는 전자 부품(21) 또는 본딩 와이어(22, 금 와이어)/PSR 막(4) 또는 제1 및 제2 도금막(6, 7)/롤링된 동박(=금속층(3))/박리층(도시되지 않음)/매우 얇은 동박(=금속막(2))/접착제(9, 도 2b 참조)/지지 기판(=폴리이미드 테이프(8), 도 2b 참조)이다. 무엇보다도, 박리층을 통한 롤링된 동박(=금속층(3))과 매우 얇은 동박(=금속막(2))의 인터페이스에서의 접착력은 다른 인터페이스에서의 1000N/m보다 더 큰 접착력에 비해 20N/m 정도로 상당히 작다. 그러므로, 금속층(2)을 구비하는 테이프 부재(1) 및 박리층은 금속층(3)으로부터 안전하게 분리되어 도 6f에 도시된 바와 같이 금속층(3, =롤링된 동박)의 기저부를 노출시킨다.
그리고나서, 도 6g에 도시된 바와 같이, 네거티브형 포토레지스트(27)는 IC 패키지(26)의 기저부에서 금속층(3)의 표면 상에 도포된다. 그리고나서, 도 6h에 도시된 바와 같이, 전자 장치의 기저측으로부터 원하는 배선 패턴에 대응하는 소정 마스크 패턴을 가지는 포토마스크(28)를 통해 자외선(29)이 조사된다. 그리고나서, 도 6i에 도시된 바와 같이, 현상액이 그 위에 분사되어, 자외선(29)이 조사되지 않는 위치에서의 포토레지스트(27)를 제거한다.
그리고나서, 도 6j에 도시된 바와 같이, 포토레지스트(27)가 제거되는 위치에서의 동박(=금속층(3))은 에칭액에 의해 화학적으로 에칭되어 도체 배선층(또는 도체 회로, 31)을 형성한다. PSR 막(4)은 불용성 솔더 레지스트 또는 포토-솔더 레지스트로 형성되므로, 전자 장치 내부로의 에칭액의 침투를 유발하지 않도록 화학적 에칭시 보호막으로서 기능한다.
화학적 에칭 후에, 잔존 레지스트는 레지스트 제거 용액을 분사하여 제거된다. 마지막으로, 도 6k에 도시된 바와 같이, 표면 처리막(32)은 무전해 주석 도금에 의해 도체 배선층(또는 도체 회로, 31)의 표면 상에 형성된다. 선택적으로, 도체 배선층(또는 도체 회로, 31)이 형성되는 경우, 외부 실장시 불필요한 부분은 제2 절연층(32)인 포토-솔더 레지스트로 도포되는 것이 바람직하다.
상기 프로세스를 수행함으로써, 코어 기판을 가지지 않는 코어리스 패키지로 구성되고 전자 장치의 기저부로부터 돌출하는 도체 배선층(또는 도체 회로, 31)을 가지고 있는 전자 장치(30)가 완성된다.
그렇게 제조된 전자 장치(30)는 솔더를 통해 외부 접속 실장 기판 상에 실장되고, 전자 장치(30)와 실장 기판간의 본딩 강도(전단응력 강도)가 측정된다. 결과적으로, 절연층인 PSR 막(4)이 밀봉 수지(23)에 단단하게 본딩되는 강화 효과 및 외부 접속 도체 배선층(또는 도체 회로, 31)와 솔더간의 접촉 영역의 증가로 인해, 본 실시예의 코어리스 패키지(0.25mm x 0.18mm x 0.018mm의 전극 치수를 가짐)의 본딩 구조가 임시로 제조된 종래 코어리스 패키지(0.15mm x 0.15mm의 전극 치수를 가지고 두께가 없음)보다 2배 이상의 강도를 가지고 있다는 것이 확인된다. 그러므로, 본 실시예는 제2 실시예와 같은 동일한 효과를 가질 수 있다는 것이 확인된다.
전자 부품(21) 아래의 절연층으로서 PSR 막(4)을 가지고 있으므로, 본 실시예의 전자 장치(30)는 전자 부품(21) 아래의 도체 배선층(또는 도체 회로, 31)의 퇴적을 허용할 수 있다. 이것은 전자 장치(30)가 다수의 외부 접속 단자를 가지는 경우(즉, 멀티단자 전자 장치의 경우)에 매우 유용하다.
일반적으로, 전자 장치에 대한 외부 접속 단자는 전자 장치를 실장 기판과 접속하는데 이용되는 솔더로의 접속 강도를 높이기 위해 전자 장치용 기판의 생산가능한 마이크로스코픽 배선 폭보다 큰 폭을 가지도록 형성된다. 또한, 인접하는 외부 접속 단자들간의 거리(이간 거리: D)는 단자들간의 솔더 전기적 단락 회로(즉, 솔더 브리지)를 방지하기 위해, 전자 장치용 기판의 생산가능한 마이크로스코픽 배선 거리보다 크게 설정된다. 그러므로, 일반적으로, 멀티단자 전자 장치의 실장 면적은 외부 접속 단자의 설계에 좌우된다.
도 7a 내지 7d는 이간 거리 D가 일정하게 설정되는 종래 코어리스 구조 및 본 발명의 제3 양호한 실시예의 전자 장치의 구조간의 비교를 예시하고 있다.
도 7a 및 7b에 도시된 바와 같이, 종래 코어리스 패키지(120)는 다이 패드(104)를 가지고 있고, 따라서 전자 부품(21) 아래의 외부 단자로서 금속 전극(105a)을 형성할 수 없다. 이 때문에, 모든 금속 단자(105a)는 전자 장치(106)의 주변부에 배치되어야 한다.
이에 비해, 본 실시예의 멀티단자 전자 장치(30, 22개의 외부 단자를 구비함)는 종래 코어리스 패키지(120, 22개의 외부 단자를 구비함)보다 약 70% 정도의 실장 면적의 감소를 가능하게 한다.
제3 실시예의 효과
본 발명의 제3 실시예에 의해 이하의 효과들이 얻어질 수 있다.
(1) 베이스 재료(11)에서, 금속층(3)과 박리층을 가지는 금속막(2)간의 접착력은 금속층(3)과 PSR 막(4)간의 접착력보다 작다. 그러므로, 금속층(2)을 가지는 테이프 부재(1)는 박리층을 활용함으로써 전자 장치(10)로부터 확실하게 제거될 수 있다. 그 박리 응력에 의해 어떠한 크랙도 유발되지 않고 금속층(3)은 전자 장치용 기판(10') 측 상에 용이하고 안전하게 남겨질 수 있다. 그러므로, 전자 장치용 기판(10') 측 상의 금속층(3)에 대한 접착제와 같은 잔존물 또는 막 기판을 이용하는 경우에 유발되는 막 파괴가 제거될 수 있다.
(2) 낮은-프로파일 장치에 적합한 코어리스 타입으로 형성되고, 전자 장치의 이면측 상의 외부 실장에 적합한 도체 배선층(31)을 구비하는 전자 장치(30)가 구성될 수 있다.
(3) 외부 실장 도체 배선층(31)은 일정한 두께를 가지는 금속층(3)으로부터 포토 제조의 기술로서의 화학적 에칭에 의해 처리된다. 그러므로, 이것은 그 두께 및 폭이 일정하고 높은 위치 정확도를 가질 수 있다.
(4) 외부 실장 도체 배선층(24)은 약 18㎛의 두께를 가지는 얇은 금속 재료로부터 처리된다. 그러므로, 재료는 BGA에 대한 솔더 볼과 비교할 때 마이크로스코픽 처리에 적합하고, 이는 전자 장치의 체적 및 두께에 있어서 축소를 제한하지 않는다. 또한, 도체 배선층(31)의 돌출 형태는 도체 배선층(31)의 외부 실장 단자부의 측면 및 상부 모두에서 외부 실장 솔더로의 접속을 허용한다. 이에 비해, 종래 코어리스 패키지(도 11 참조)는 외부 실장 금속 전극(105a)의 상부에서만 외부 실장 솔더로의 접속을 허용한다. 그러므로, 본 실시예에서, 외부 실장 솔더로의 접촉 영역은 종래 코어리스 패키지에 비해 증가될 수 있고, BGA와 동일한 접속 강도가 얻어질 수 있다.
(5) 금속 도금층(13)의 측면에 위치한 PSR 막(4)은 금속 도금층(13) 및 전자 부품(21)을 덮는 밀봉 수지(23)의 접속 강도의 증가를 허용할 수 있고, 전자 장치의 제조 프로세스 동안에 기계적 내구성을 향상시키는 강화 부재로서 기능한다. 그러므로, 낮은-프로파일을 제공할 뿐만 아니라 높은 기계적 강도를 가지는 전자 장치가 생산될 수 있다.
(6) 열 저항을 가지는 테이프 부재(1)는 복합 금속층(12)에 본딩된다. 그러므로, 열적 및 기계적 응력에 대한 내구성이 기판 처리 및 장치 조립 동안에 증가될 수 있다.
(7) 복합 금속층(12) 및 테이프 부재(1)는 두께의 밸런스가 유지된다. 그러므로, 폴리이미드 테이프(8)는 용이하고 부드럽게 제거될 수 있다.
(8) 지지 기판을 가지고 있기 때문에, 금속층(3)이 20㎛ 이하의 두께를 가지는 롤링된 동박으로 형성되는 경우라도, 전자 장치용 기판은 안전하게 처리될 수 있다. 그러므로, 도체 배선층(또는 도체 회로, 31)은 전자 장치의 기저측에서 그 높이가 20㎛ 이하일 수 있다.
(9) 전자 부품(21)의 아래에 PSR 막(4)을 가지고 있으므로, 도체 배선층(또는 도체 회로, 31)은 전자 장치(30)의 실장 면적을 줄이도록 형성될 수 있다.
제3 실시예에서 금속층(3)이 18㎛ 두께의 롤링된 동박으로 형성되지만, 전해질 동박 또는 다른 금속박으로 형성될 수 있다. 또한, 추가 얇은 금속박을 이용함으로써, 화학적 또는 기계적 폴리싱의 제거 프로세스에서의 부하가 적어질 수 있다.
다른 실시예들
본 발명이 완전하고 명백한 개시를 위해 특정 실시예와 관련하여 설명되었지만, 첨부된 특허청구범위는 이들로 제한되지 않고, 여기에 제시된 기본적인 사상 내에 명백하게 있는, 본 기술분야의 숙련자에게 가능한 모든 변형 및 대안 구성을 포함하는 것으로 간주되어야 한다.
예를 들면, 상기 실시예들에서 지지 기판은 전자 장치용 기판의 제조 동안에 적층된 폴리이미드 막(8)으로 형성되지만, 제조 동안에 처리가 가능하다면, 폴리이미드 막이 생략될 수도 있다.
도체 단자와 전자 부품간의 전기적 접속은 와이어 본딩 대신에 플립-칩 접속에 의해 만들어질 수 있다.
상기 실시예들에서는 금속 도금층이 와이어 본딩을 위해 준비된 금/니켈의 2-층 도금 구조로 형성되어 있지만, 전자 부품의 기판으로의 전기적 접속 방법 또는 제조된 패키지의 인쇄 회로 기판으로의 실장 방법에 따라 적합한 재료 및 두께의 임의의 조합으로 형성될 수 있다.
상기 실시예에서는 주석 도금의 표면 처리층(또는 기능 도금)이 전자 장치의 기저부에 형성된 돌출 단자 또는 도체 배선층의 표면 상에 형성되지만, 솔더링, NCP, ACF, 등에 의한 실장을 위해 금 도금으로 형성될 수 있다.
상기 실시예에서는 하나의 전자 장치에 실장된 전자 부품(21)의 개수가 하나이지만, 복수의 전자 부품이 그 위에 실장되어 멀티-칩 패키지를 구성할 수 있다. 또한, 본 발명은 복수의 전자 부품이 단위 영역에 어레이되고 실장되며, 통합적으로 수지-밀봉되고, 다이싱에 의해 유닛 부품에 대응하는 작은 조각으로 절단되는 경우에도 적용될 수 있다.
본 발명에 따르면, 그 제조 프로세스에서 크랙을 방지할 뿐만 아니라, 낮은 프로파일 및 크기-감소된 코어리스 구조를 가지면서 동시에 감소된 실장 면적을 가지는 전자 장치가 제공될 수 있다.

Claims (19)

  1. 전자 장치용 기판에 있어서,
    박판(thin board)으로 형성된 베이스 재료;
    상기 베이스 재료 상에 형성되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층; 및
    상기 복수의 개구에 채워지는 금속 도금층
    을 포함하고,
    상기 베이스 재료는 금속층, 상기 금속층에 접하여 형성된 박리층, 및 상기 박리층에 접하여 형성된 금속막을 포함하는 전자 장치용 기판.
  2. 제1항에 있어서,
    상기 베이스 재료는 상기 전기 절연층으로부터 순서대로 형성된, 상기 금속층, 상기 박리층, 상기 금속막, 및 테이프 부재를 포함하고,
    상기 금속층과 상기 금속막을 가지는 상기 박리층간의 접착력은 상기 금속층과 상기 전기 절연층간의 접착력보다 작은 전자 장치용 기판.
  3. 제1항에 있어서,
    상기 전기 절연층은 솔더 레지스트, 포토-솔더 레지스트 또는 폴리이미드 막을 포함하는 전자 장치용 기판.
  4. 제1항에 있어서,
    상기 금속 도금층은 금, 은, 구리, 니켈, 팔라듐, 주석, 로듐(rhodium), 및 코발트 또는 그 합금 또는 그 임의의 하나 또는 그 합금으로 각각 형성된 적층된 층들 중 임의의 하나를 포함하는 전자 장치용 기판.
  5. 전자 장치용 기판을 제조하는 방법으로서,
    금속층, 박리층 및 금속막을 포함하는 복합 금속층을 테이프 부재 상에 적층함으로써 베이스 재료를 형성하는 단계;
    상기 베이스 재료의 상기 금속층 상에 전기 절연층을 형성하는 단계;
    상기 전기 절연층에 개구를 형성하는 단계; 및
    상기 개구를 금속 도금층으로 채우는 단계
    를 포함하는 전자 장치용 기판 제조 방법.
  6. 전자 장치에 있어서,
    외부 접속 전극을 포함하는 전자 부품;
    그 표면 상에 상기 전자 부품이 실장되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층;
    상기 전기 절연층의 상기 복수의 개구 내에 채워지고 상기 전자 부품의 상기 전극에 전기적으로 접속된 금속 도금층;
    상기 전자 부품에 대한 상기 금속 도금층의 접속 표면 및 상기 전자 부품을 덮는 절연 도포 재료; 및
    상기 전기 절연층의 다른 표면 상에 상기 금속 도금층이 접하도록 형성된 도전성 구조물
    을 포함하는 전자 장치.
  7. 제6항에 있어서,
    상기 도전성 구조물은 그 위에 형성된 표면 처리층을 포함하는 전자 장치.
  8. 제6항에 있어서,
    상기 도전성 구조물은 외부 접속 돌출 단자를 포함하는 전자 장치.
  9. 제6항에 있어서, 상기 도전성 구조물은 도체 배선층을 포함하는 전자 장치.
  10. 전자 장치를 제조하는 방법으로서,
    박판으로 형성되는 베이스 재료로서, 테이프 부재, 및 상기 테이프 부재 상에 순차적으로 형성된, 금속막, 박리층 및 금속층을 포함하는 베이스 재료; 상기 베이스 재료 상에 형성되고 그 두께 방향으로 복수의 개구를 포함하는 전기 절연층; 및 상기 복수의 개구에 채워진 금속 도금층을 포함하는 전자 장치용 기판을 제공하는 단계;
    상기 전자 장치용 기판 상에 전자 부품을 실장하고, 상기 전자 부품의 전극을 상기 금속 도금층에 전기적으로 접속하며, 이어서 상기 전자 부품과 상기 금속 도금층 간의 전기적 접속을 적어도 절연 도포 재료로 덮는 단계;
    상기 전자 장치용 기판에 상기 금속층을 잔존시키도록 상기 박리층을 이용하여 상기 전자 장치용 기판으로부터 상기 테이프 부재 및 상기 금속막을 제거하는 단계; 및
    포토 제조(photo fabrication)를 이용하여 상기 금속층을 처리함으로써 상기 금속 도금층에 대응하는 위치에 도전성 구조물을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  11. 제10항에 있어서,
    상기 도전성 구조물은 외부 접속 돌출 단자를 포함하는 전자 장치 제조 방법.
  12. 제11항에 있어서,
    도금법을 이용하여 상기 도전성 구조물의 표면 상에 표면 처리층을 형성하는 단계를 더 포함하는 전자 장치 제조 방법.
  13. 제10항에 있어서, 상기 도전성 구조물은 도체 회로를 구성하는 도체 배선층을 포함하는 전자 장치 제조 방법.
  14. 제13항에 있어서,
    도금법을 이용하여 상기 도전성 구조물의 표면 상에 표면 처리층을 형성하는 단계; 및
    상기 표면 처리층의 일부 상에 제2 전기 절연층을 형성하는 단계
    를 더 포함하는 전자 장치 제조 방법.
  15. 제6항에 있어서,
    상기 전기 절연층의 다른 표면 상 및 상기 전자 부품의 아래에 형성된 도체 배선층을 더 포함하는 전자 장치.
  16. 제10항에 있어서,
    상기 전기 절연층의 저면(bottom surface) 상 및 상기 전자 부품의 아래에 도체 배선층을 형성하는 단계를 더 포함하는 전자 장치 제조 방법.
  17. 코어리스(coreless) 패키지에 있어서,
    두께 방향으로 개구를 포함하는 절연 베이스 재료;
    상기 절연 베이스 재료 상에 실장되는 전자 부품;
    상기 개구에 형성되고 상기 전자 부품에 전기적으로 접속되는 금속 도금층; 및
    상기 금속 도금층 및 상기 전자 부품을 덮는 절연 도포 재료
    를 포함하고,
    상기 절연 베이스 재료는 상기 절연 도포 재료와 상이한 재료로 형성되는 코어리스 패키지.
  18. 제17항에 있어서,
    상기 절연 베이스 재료의 저면 상에 상기 금속 도금층을 접촉시키도록 형성된 도전성 구조물을 더 포함하는 코어리스 패키지.
  19. 제17항에 있어서,
    상기 절연 베이스 재료의 저면 상 및 상기 전자 부품의 아래에 형성되는 도체 배선층을 더 포함하는 코어리스 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930965B1 (ko) 2008-01-17 2009-12-10 (주)아큐텍반도체기술 반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된금속 도금층
KR101048489B1 (ko) 2009-06-24 2011-07-11 성균관대학교산학협력단 관통형전극 및 그의 형성방법
KR101795054B1 (ko) * 2011-09-02 2017-12-01 엘지이노텍 주식회사 칩 패키지 부재 및 그 제조 방법

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
KR100917124B1 (ko) * 2007-12-18 2009-09-11 대덕전자 주식회사 초박판형 패키지 기판 제조 방법
JP5153316B2 (ja) * 2007-12-21 2013-02-27 新光電気工業株式会社 半導体パッケージ用放熱板およびそのめっき方法
KR100992181B1 (ko) * 2007-12-26 2010-11-04 삼성전기주식회사 패키지용 기판 및 그 제조방법
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
TWI474413B (zh) * 2009-01-15 2015-02-21 Chipmos Technologies Inc 晶片封裝結構的製程
US7993981B2 (en) * 2009-06-11 2011-08-09 Lsi Corporation Electronic device package and method of manufacture
TWI517268B (zh) * 2009-08-07 2016-01-11 半導體能源研究所股份有限公司 端子構造的製造方法和電子裝置的製造方法
WO2011034137A1 (ja) * 2009-09-16 2011-03-24 株式会社村田製作所 電子部品内蔵モジュール
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
TWI388018B (zh) * 2009-10-22 2013-03-01 Unimicron Technology Corp 封裝結構之製法
TWI416636B (zh) * 2009-10-22 2013-11-21 Unimicron Technology Corp 封裝結構之製法
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
JP5528259B2 (ja) * 2010-05-17 2014-06-25 日東電工株式会社 配線回路基板の製造方法
CN102270584A (zh) * 2010-06-02 2011-12-07 联致科技股份有限公司 电路板结构、封装结构与制作电路板的方法
CN102339760B (zh) * 2010-07-14 2013-05-29 欣兴电子股份有限公司 封装结构的制作方法
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
US20120077054A1 (en) * 2010-09-25 2012-03-29 Tao Wu Electrolytic gold or gold palladium surface finish application in coreless substrate processing
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
TWI482249B (zh) * 2011-09-02 2015-04-21 Lg Innotek Co Ltd 用於晶片封裝之基板及其製造方法
US10043707B2 (en) * 2012-10-16 2018-08-07 Qorvo Us, Inc. Additive conductor redistribution layer (ACRL)
JP6044936B2 (ja) * 2013-04-24 2016-12-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板の製造方法
JP2015050309A (ja) * 2013-08-31 2015-03-16 京セラサーキットソリューションズ株式会社 配線基板の製造方法
TWI533771B (zh) * 2014-07-17 2016-05-11 矽品精密工業股份有限公司 無核心層封裝基板及其製法
KR101666719B1 (ko) * 2014-09-17 2016-10-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
US20160218021A1 (en) * 2015-01-27 2016-07-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
US10002843B2 (en) 2015-03-24 2018-06-19 Advanced Semiconductor Engineering, Inc. Semiconductor substrate structure, semiconductor package and method of manufacturing the same
US12044965B2 (en) * 2020-02-12 2024-07-23 Hutchinson Technology Incorporated Method for forming components without adding tabs during etching

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060045986A (ko) * 2004-05-10 2006-05-17 미쓰이 긴조꾸 고교 가부시키가이샤 프린트 배선기판, 그 제조방법 및 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2840316B2 (ja) 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JP2781020B2 (ja) 1989-09-06 1998-07-30 モトローラ・インコーポレーテッド 半導体装置およびその製造方法
JPH09252014A (ja) 1996-03-15 1997-09-22 Nissan Motor Co Ltd 半導体素子の製造方法
JP4282777B2 (ja) * 1996-10-16 2009-06-24 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板及び半導体装置の製造方法
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6346335B1 (en) * 2000-03-10 2002-02-12 Olin Corporation Copper foil composite including a release layer
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP2004179295A (ja) * 2002-11-26 2004-06-24 Hitachi Metals Ltd パッケージの製造方法
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
JP2005011883A (ja) * 2003-06-17 2005-01-13 Shinko Electric Ind Co Ltd 配線基板、半導体装置および配線基板の製造方法
JP2005236035A (ja) * 2004-02-19 2005-09-02 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060045986A (ko) * 2004-05-10 2006-05-17 미쓰이 긴조꾸 고교 가부시키가이샤 프린트 배선기판, 그 제조방법 및 반도체 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국 특허공개공보 1020060045986호

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930965B1 (ko) 2008-01-17 2009-12-10 (주)아큐텍반도체기술 반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된금속 도금층
KR101048489B1 (ko) 2009-06-24 2011-07-11 성균관대학교산학협력단 관통형전극 및 그의 형성방법
KR101795054B1 (ko) * 2011-09-02 2017-12-01 엘지이노텍 주식회사 칩 패키지 부재 및 그 제조 방법

Also Published As

Publication number Publication date
US8230588B2 (en) 2012-07-31
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KR20070112699A (ko) 2007-11-27
JP5113346B2 (ja) 2013-01-09
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US20070269590A1 (en) 2007-11-22

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