KR100930965B1

KR100930965B1 - 반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된금속 도금층

Info

Publication number: KR100930965B1
Application number: KR1020080005286A
Authority: KR
Inventors: 홍순성; 이성주; 이대훈; 양형우; 배경윤
Original assignee: (주)아큐텍반도체기술; 주식회사 서광전자
Priority date: 2008-01-17
Filing date: 2008-01-17
Publication date: 2009-12-10
Also published as: CN101488463A; KR20090079370A

Abstract

본 발명은 반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된 금속 도금층에 관한 것으로서, 보다 상세하게는 접착 및 박리가 가능한 전기전도성 이형피막을 이용하여 금속박막 위에 설치된 반도체칩이 설치되고 패드 패턴이 형성된 부위를 과도한 에칭 없이 손쉽게 제거할 수 있도록 하여 공정 속도를 향상시킴과 아울러 에칭량의 최소화로 인한 친환경적인 반도체 패키지용 기판을 제조할 수 있는 제조방법과, 반도체 기판상에 형성된 패드 금속층에 Cu-Sn층을 도입하여 비자성을 띄고, 구리 금속층으로부터의 확산을 방지하는 반도체 기판용 금속 도금층에 관한 것이다.

본 발명에 의하면, 종래의 반도체 패키지 제조방법에 있어서의 케리어프래임 에칭에 따른 환경 오염 문제를 최소화하고, 공정 단순화에 따른 효율 향상을 꾀할 수 있으며, 사용된 케리어프래임의 회수 및 재활용에 따른 비용절감이 가능한 제조방법을 제공할 수 있다.

또한, 본 발명에 의하면, 종래의 반도체 패키지의 금속층에 적용되던 Ni금속을 대체할 합금층을 적용함으로써 비자성의 금속층을 제공할 수 있다.

기판, LGA, 전기전도성 이형피막, 비자성, Ni, Cu-Sn합금

Description

반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된 금속 도금층{Method for manufacturing of Substrate for Semiconductor Package and metal layer fabricated by using thereof}

최근 전자기기의 소형화에 대응하기 위하여, 수지봉입형 반도체 장치 등의 반도체 부품에 대하여 고밀도의 실장이 요구되며, 이에 따라 반도체 부품의 소형 및 슬림화가 추진되고 있다. 특히 소형이고, 슬림형이면서도 다핀화가 추진되면서, 고밀도의 소형 슬림형 수지봉입형 반도체 장치가 요망되고 있다.

일반적으로 반도체 패키징은 일정한 도선 또는 패드 패턴이 형성된 기판에 반도체칩을 실장하여 몰딩하는 방법으로 형성된다. 통상 반도체 패키지라 함은 반도체칩을 기판에 전기적으로 연결하고, 이를 봉입재로 봉입하여 반도체 칩이 마더보드에 안정적으로실장될 수 있도록 한 것을 의미한다. 여기서, 상기 기판은 반도체 패키지의 내부와 외부를 전기적으로 연결해 주는 도선 역할과 반도체 다이를 지지해 주는 역할을 하게 된다.

과거에 사용되었던 반도체 패키지 방법으로서 QFP(Quad Flat Pack)는 반도체 다이본드 패드를 와이어 본딩하기 위한 랜드(land)로써 내부 리드(inner lead)를 적용하였다. 이러한 내부 리드는 성형 수지에 의한 봉합공정 도중에 리드프레임을 정위치에 유지시키도록 하기 위한 몰드 고정 수단이 필요하다. 따라서, 이러한 내부 리드는 외부리드로부터 하방 절곡되어 형성됨으로써 마더보드에 부착되도록 이루어진 구조를 갖는데, 이러한 구조는 패키지 밀도를 저하시키는 원인이 되었다.

상기 문제점을 해결하기 위하여 최근에는 면 실장 타입의 반도체 패키지로서, 저면에 외부전극을 형성한 케리어 상에 반도체칩을 탑재하여 전기적으로 접속한 후, 그 캐리어 상면을 수지 봉입한 타입의 반도체 패키지가 개발되었다. 이러한 장치의 예로서, BGA(Ball Grid Array)이나, LGA(Land Grid Array)를 들 수 있다. 이러한 타입의 반도체 패키지는 그 저면 쪽에서 모기판과 실장되는 구조를 가지며, 앞으로 이와 같은 면 실장 타입의 반도체 패키지가 주류를 이루어 갈 것이다.

상기 면 실장 타입의 반도체 패키지의 예로서, 도 6에 도시된 바와 같은 리드프레임을 배제한 반도체 패키지를 사용하였다. 도는 상기 반도체 패키지를 나타낸 수직단면도이다.

도 6에 도시된 바와 같이, 상기 반도체 패키지(100)는 반도체 패키지용 기판(110)에 반도체칩(120)이 설치되고, 금속세선(130)으로써 반도체칩(120)과 기판(110)을 연결하여 전기적 접속을 이루게 한 후, 성형수지(140)으로 봉입한 구조로 이루어진다.

여기서, 기판(110)은 케리어프레임(111)과; 케리어프레임(111) 위에 일정한 패턴 형상으로 형성되며, 전도성 금속층으로 이루어진 다이접촉패드(112) 및 컨텍패드(113)로 이루어진다.

케리어프레임(111)은 그 위에 형성되는 금속 전극(112, 113) 및 반도체칩(120) 등을 지지하기 위하여 일정한 두께로 이루어져야 하며, 금속 전극(112, 113)은 주로 케리어프레임(111) 위에서 전해도금 방식으로 적층되기 때문에, 표면에 전도성 물질, 바람직하게는 구리층으로 이루어지는 것이 일반적이다.

전도성 금속층으로 이루어진 금속 전극은 반도체칩(120)이 안착되는 다이접촉패드(112)와; 다이접촉패드(112)를 둘러싼 형태로 배치되어 반도체칩(120)과 금속세선(130)을 통하여 전기적으로 연결되는 금속 전극인 컨텍패드(113)를 포함하는 구조로 이루어진다.

상기 구조를 갖는 면 실장 타입의 반도체 패키지의 제조방법을 살펴보면, 구리박막이 형성된 수지층인 케리어프레임(111)의 표면에 포토레지스트를 도포하고 노광 현상한 후, 포토레지스트가 제거된 영역에 금/니켈, 구리 등으로 도금을 수행하여 패턴을 형성하여 기판(110)을 제조한다. 다음으로, 상기 기판(110)에 형성된 다이접촉패드(112)에 반도체칩(120)을 실장하고, 금속세선(130)으로 컨텍패드(113)과 반도체칩(120)을 연결하고, 반도체칩(120), 금속세선(130) 및 금속 전극(112, 113)을 봉입하는 과정을 따른다.

상기 반도체 패키지(100)가 완성되면, 마지막으로 다이접촉패드(112) 및 컨텍패드(113)의 저면이 노출될 수 있도록 케리어프레임(111)을 에칭하여 제거여야 한다. 상기 금속 전극(112, 113)의 노출로 인해 저면 부위 봉입 수지의 균열을 방지할 수 있고, 노출된 다이접촉패드(112)로부터 마더보드로의 직접적인 열경로의 확보로 인해 열적 특성이 향상된다. 또한, 상기 리드프레임 없는 반도체 패키지의 구조를 이용하면, 내부리드의 부존재로 인해 반도체 패키지의 높이가 줄어들고, 이로써 상기 반도체 패키지를 적층하는 구조를 형성할 때 고밀도로 형성할 수 있는 이점이 있다.

그러나, 상기 에칭단계로 인해 두꺼운 구리 케리어프레임(111)의 에칭량이 많아지면, 구리 자원의 낭비가 많아짐은 물론 환경 오염의 문제를 유발하며, 공정의 속도를 저하하는 요인이 된다.

또한, 종래에 사용되었던 금속 전극의 적층의 재료로 사용되는 금속 중에 내부식성을 향상시키기 위해 Ni이 사용되는데, 이러한 Ni 금속은 내부식성 향상에는 도움이 되지만, 최근 인체에 앨러지를 일으키는 유해한 금속으로 판명되어 EU에서는 Ni 도금 장신구의 사용을 금지하였고, 일본에서는 Ni이 함유되지 않은 스테인리 스강의 개발에 착수하기에 이르렀다.

아울러, 강자성인 Ni 금속을 금속 전극의 배리어층(barrier layer)으로 사용할 경우, Ni 금속에 의한 와류(Eddy current) 형성 및 열 발생, 이에 따른 자기 변형 및 자기장 발생에 따라 인접회로에 영향을 미칠 가능성이 매우 크다고 할 것인바, Ni 금속을 대신할 비자성, 친환경적 물질 개발이 시급한 실정이다.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전기전도성 이형피막을 케리어프래임에 적용하여 케리어프래임의 에칭에 따른 환경 오염 문제를 최소화하고, 공정 단순화에 따른 효율 향상을 꾀할 수 있으며, 사용된 케리어프래임의 회수 및 재활용에 따른 비용 절감이 가능하게 하는 반도체 패키지용 기판의 제조방법을 제공하는데 있다.

또한, 본 발명에 의하면, 종래의 반도체 패키지용 기판의 금속 도금층에 적용되던 Ni금속을 대체할 Cu-Sn 합금층을 적용함으로써 Ni 금속에 의한 와류(Eddy current) 형성 및 열 발생, 이에 따른 자기 변형 및 자기장 발생에 따라 인접회로에 영향을 미칠 가능성을 최소화시키는데 그 목적이 있다.

본 발명은 상기 과제를 해결하기 위한 것으로서, 케리어프래임 및 금속 박막 사이에 전기전도성 이형피막을 개재하여 프래임부재를 제조하는 프래임 제공단계와; 상기 금속박막 위에 포토레지스트를 이용하여 복수의 금속층을 도금함으로써, 소정의 패턴을 형성하는 패턴 형성단계와; 상기 금속층 위에 반도체칩을 설치하고, 성형수지로 상기 반도체칩 및 금속층을 봉입하는 패키지 형성단계와; 상기 전기전도성 이형피막을 이용하여 상기 금속 박막으로부터 상기 전기전도성 이형피막 및 캐리어프래임을 박리하는 박리단계를 포함하는 반도체 패키지용 기판의 제조방법에 관한 것이다.

여기서, 상기 캐리어프레임은 금속 혹은 엔지니어링 플라스틱을 이용한 것이 바람직하다.

여기서, 상기 금속 박막은 그 두께가 3 내지 20㎛인 것이 종래의 100㎛ 이상 두께의 케리어프래임을 모두 에칭하는 것보다 경제적이고, 공정속도를 향상시켜 주는 효과를 보이는 점에 있어서 바람직하다.

또한, 상기 패턴형성단계에서 금속층은 Au층, Cu-Sn합금층, Au층의 순으로 또는 Au층, Cu-Sn합금층, Cu층, Cu-Sn합금층, Au층 순으로 적층하는 것이 비자성의 금속층을 제공할 수 있는 점에 있어 바람직하다.

또한, 상기 패턴형성단계에서 금속층은 Au층, Ni층, Au층의 순으로 또는 Au층, Ni층, Cu층, Ni층, Au층의 순으로 적층하여 구성할 수도 있다.

아울러, 상기 패턴형성단계에서 금속층은 Au층, Pd층, Cu-Sn합금층, Pd층의 순 혹은 Au층, Pd층, Ni층, Pd층의 순으로 적층하여 구성할 수도 있다.

또한, 본 발명에 의한 반도체 패키지용 금속 도금층은 Cu-Sn 합금을 포함하는 것을 특징으로 한다.

또한, 상기 금속도금층은 Au층, Cu-Sn합금층, Au층 또는 Au층, Cu-Sn합금층, Cu층, Cu-Sn합금층, Au층의 순으로 적층되어 이루어진 것이 에칭 레지스터 층으로서의 Au층을 활용하는 점에 있어서 바람직하다.

또한, 상기 금속도금층은 Au층, Pd층, Cu-Sn합금층, Pd층 순으로 적층되어 이루어진 것이 바람직하다.

아울러, 상기 Cu-Sn합금의 합금비율은 Cu가 중량비 15 내지 55중량%, Sn이 중량비 45 내지 85중량%로 이루어진 것이 최적의 합금비율을 이룰 수 있는 점에 있어서 바람직하다.

본 발명에 의하면, 종래의 반도체 패키지용 기판의 제조방법에 있어서의 케리어프래임 에칭에 따른 환경 오염 문제를 최소화하고, 공정 단순화에 따른 효율 향상을 꾀할 수 있으며, 사용된 케리어프래임의 회수 및 재활용에 따른 비용절감이 가능한 제조방법을 제공할 수 있다.

또한, 본 발명에 의하면, 종래의 반도체 패키지용 기판의 금속 도금층에 적용되던 Ni금속을 대체할 합금층을 적용함으로써 비자성의 금속층을 제공할 수 있다.

이하, 도면을 참조하여 본 발명에 따른 반도체 패키지용 기판의 제조방법 및 이를 이용하여 제조된 금속 도금층에 대하여 설명하기로 한다.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지용 기판의 제조방법에 대하여 나타낸 순서도이며, 도 2a 내지 도 2e는 본 발명의 일 실시예에 의한 반도체 패키지용 기판의 제조방법을 순차적으로 나타낸 단면도이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 의한 반도체 패키지용 기 판의 제조방법은, 프래임 제공단계(S10)와, 패턴 형성단계(S20)와, 패키지 형성단계(S30) 및 박리단계(S40)를 포함하여 이루어진다. 여기서, 패키지 형성단계(S30)와 박리단계(S30)는 그 순서가 서로 바뀌어도 무방하다.

도 2a에 도시된 바와 같이, 프래임 제공단계(S10)는 케리어프래임(11), 전기전도성 이형피막(12), 금속 박막(13)을 순차적으로 적층한 프래임부재(10)를 제조하는 단계이다.

구체적으로, 프래임 제공단계(S10)에서는 케리어프래임(11) 위에 전기전도성 이형피막(12)을 도포하고, 그 위에 금속 박막(13)을 압착하여 프래임 부재(10)를 제조하는 공정이다.

본 발명에 사용되는 케리어프래임(11)은 후술하는 반도체칩 및 금속 전극을 탑재하여 지지할 수 있는 역할을 하며, 그 재질은 통상적인 구리(Cu) 또는 구리합금으로 이루어진 것이 바람직하며, 그 외의 철(Fe) 또는 철합금 등의 금속 또는 FR4(글라스-에폭시수지형), 폴리이미드(PI), 폴리에틸렌테레프탈레이트(PET), 에폭시(Epoxy) 등의 엔지니어링 플라스틱으로 이루어질 수도 있다.

특히 상기 엔지니어링 플라스틱을 이용한 캐리어프레임의 경우, 금속 캐리어프레임에 비하여, 경도가 높으므로, 패턴도금 과정에서 생기는 도금응력에 의한 자재 변형 방지와 함께 작업성 증대를 꾀할 수 있으며, 원자재 절감의 효과도 얻을 수 있는 장점이 있다.

전기전도성 이형피막(12)은 본 발명의 특징적 구성으로서, 금속박막(13) 및 케리어프래임(11)을 용이하게 분리하기 위해 적용되는 것이다. 상술한 종래 기술의 문제점으로 지적된 두꺼운 구리 케리어프래임의 에칭에 의한 제거과정을 배제함으로써 금속 자원의 낭비를 방지하고, 공정 단순화에 따른 효율 향상을 꾀할 수 있으며, 사용된 케리어프래임(11)의 회수 및 재활용에 따른 비용절감이 가능한 효과를 달성할 수 있다. 이에 대해서는 후술하는 박리단계(S40)에서 상세하게 설명하기로 한다.

전기전도성 이형피막(12)을 금속박막(13)과 분리하는 방법으로써, 적절한 용제로 세척하는 방법, 레이저에 의한 박리방법, 진공에 의한 기계적 박리방법, 플라스마를 적용한 박리 방법 등을 이용할 수 있는데, 전기전도성 이형피막(12)은 각각의 박리방법에 적절한 합성수지 또는 실리콘을 함유한 재료로 이루어진 이형피막 혹은 이형지를 활용할 수 있다.

금속 박막(13)은 통상의 금속 호일을 사용할 수 있으며, 본 발명에 의한 금속 박막(13)은 그 두께가 3 내지 20㎛인 것을 적용함으로써, 종래의 케리어프레임의 두께가 130㎛ 내지 200㎛이었던 점에 비하여 에칭량이 급격하게 줄어들 수 있게끔 할 수 있는 점에 있어서 그 특징이 있다.

금속 박막(13)의 재료는 구리 또는 구리합금, 철 또는 철 합금으로 이루어 질 수 있다.

패턴 형성단계(S20)는 상기 프래임부재(10)의 최상층을 이루는 금속 박막(13)의 표면에 금속 전극 패턴을 전해도금하는 공정이다.

패턴 형성단계(S20)는 도 2b에 도시된 바와 같이, 프래임부재(10), 정확하게는 금속 박막(13)의 표면에 포토레지스트(A)를 도포하고, 자외선을 이용하여 포토 레지스트(A)를 노광시키고, 현상한 다음, 도 2c에 도시된 바와 같이 현상에 의하여 제거되어 노출된 금속 박막(13)의 표면(B)에 금속층(20)을 전해도금하여 적층시키고, 도금이 완료되면 사용된 포토레지스트(A)를 제거하는 과정을 통하여 수행된다. 상기 패턴형성단계(S20)에 의하여 형성된 금속층(20)은 반도체 패키지에 있어서 다이접촉패드(21) 및 컨텍패드(22)가 되며, 서로 다른 종류의 금속을 순차적으로 적층하여 이루어진다.

도 2c는 패턴 형성단계(S20)가 완성된 상태의 금속층 배열 상태를 나타낸 도면이다. 도 2c에 도시된 바와 같이, 본 발명에 의한 반도체 패키지용 금속 도금층(20)의 실시형태는 특별히 한정되는 것은 아니지만, A-1, A-2의 두가지로 분류 할 수 있다.

A-1의 실시형태는 금(Au), 구리-주석(Cu-Sn)합금, 금(Au)이며, A-2의 실시형태는 금(Au), 구리-주석(Cu-Sn)합금, 구리(Cu), 구리-주석(Cu-Sn)합금, 금(Au)이다.

여기서, Au 금속 도금층은 반도체 패키지 공정이 완료된 후, 남아있는 금속 박막(13)을 제거하기 위한 에칭공정을 수행함에 있어서 애칭액으로부터 나머지 금속 도금층을 보호하는 레지스터층으로서 사용되며, 베리어층(barrier layer)인 Cu-Sn합금층은 도금층 패턴의 내식성을 도모하기 위하여 사용된다.

특히, 본 발명에서는 베리어층으로서 Cu-Sn합금을 사용하였는데, 이는 종래의 Ni층을 대체하는 것으로서, 비자성을 갖는 특징이 있다. 상기 비자성으로 인한 특성에 관해서는 후술하기로 한다.

상기 A-1 및 A-2의 실시형태는 본 발명의 바람직한 실시형태 중 일부를 예시한 것에 불과하며, 본 발명은 상기 실시형태 이외에도, 종래의 베리어층을 그대로 적용하여 금속층을 전해도금/적층 할 수도 있음을 이해할 수 있을 것이다. 예를 들어, 금(Au)-니켈(Ni)-금(Au) 및 금(Au)-니켈(Ni)-구리(Cu)-니켈(Ni)-금(Au)의 형태, 또는 팔라듐(Pd)-니켈(Ni)-팔라듐(Pd) 및 팔라듐(Pd)-니켈(Ni)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 금(Au)-팔라듐(Pd)-구리,주석합금층(Cu-Sn합금층)-팔라듐(Pd) 및 금(Au)-팔라듐(Pd)-니켈(Ni)-팔라듐(Pd) 등의 다양한 실시형태로 구현될 수 있다.

여기서, 상기 Au, Pd, Cu, Ni, Cu-Sn합금 등의 금속 또는 금속 합금으로 이루어진 금속층은, 상기 금속 또는 금속합금의 함량이 100%로 이루어진 경우뿐만 아니라, 상기 금속 또는 금속 합금이 반도체 패키지용 기판의 도금층으로서 기능할 수 있는 함량 이상을 포함하는 경우, 즉 상기 금속층에 상기 금속 물질 이외에 미량의 불순물로서의 기타 물질이 포함되는 경우까지 포함하는 것으로 새겨야 할 것이다.

도 2d는 패키지 형성단계(S30)를 나타낸 도면이다. 도 2d에 나타난 바와 같이, 패키지 형성단계(S30)는 패턴 형성단계(S20)에 의해 형성된 다이접촉패드(21) 위에 반도체칩(30)을 전기적으로 접촉시키며, 금속세선(40)으로 컨택패드(22) 및 반도체칩(30)을 전기적으로 접속한 후, 성형 수지(50)로 반도체칩(30) 및 금속층(20), 금속세선(40)을 포함하는 패키지를 함께 봉입함으로써 수행된다.

다음으로, 박리단계(S40)에 대하여 살펴보기로 한다. 도 2e에 도시된 바와 같이, 박리단계(S40)는 프래임 제공단계(S10)에서 적용된 전기전도성 이형피막(12)을 이용하여 표면에 반도체 패키지를 형성한 금속박막(13)으로부터 전기전도성 이형피막(12)을 포함한 캐리어프래임(11)을 박리하는 단계이다. 이를 통하여 전체적인 반도체 패키지의 두께를 200㎛ 이하로 제조할 수 있다.

상술한 바와 같이, 상기 박리단계(S40)는 적절한 용제로 세척하여 박리하는 방법, 레이저에 의한 박리방법, 진공에 의한 기계적 박리방법, 플라스마를 적용한 박리 방법 등을 이용할 수 있다.

프래임 제공단계(S10)에 의하여 제공된 전기전도성 이형피막(12)을 이용한 박리단계(S40)의 도입은 본 발명의 특징이다.

종래의 경우에는 케리어프래임의 에칭방법에 있어서, 미국 등록특허 US 6,635,957 등에 나타난 바와 같이 두꺼운 케리어프래임을 에칭하는 방식으로 패드 금속층을 노출시키는 방법이 예시되어 있고, 대한민국 공개특허공보 제2001-62734호에서는 수지 봉입 후의 프래임 부재에 대하여 그 저면에 위치한 프래임 본체를 그라인더 등의 연마부재로 연마하는 방법이 제시되어 있다.

그러나, 상기 방법에 의하면 캐리어프래임의 원재료의 낭비 및 에칭액 과다 사용에 따른 환경 오염의 문제가 발생되며, 더욱이 공정의 속도가 저하되는 문제점이 제기되었는바, 본 발명은 간편하게 케리어프래임(11)과 금속박막(12)을 박리하는 방식을 취함으로써 상기 문제점을 해결할 수 있다.

또한, 박리단계(S40) 이후에 회수된 캐리어프래임(11)은 재활용할 수 있기 때문에 비용 절감을 위하여 탁월한 제조방법이라고 할 것이다. 아울러, 박리단 계(S40) 이후에 잔존하는 금속 박막(13)을 에칭에 의하여 제거하는 공정을 수행함으로써, 금속층(20)의 저면을 노출시키는데, 상기 금속 박막(13)의 두께가 3 내지 20㎛에 불과하여, 종래의 130 내지 200㎛의 케리어프래임층을 에칭하는 것에 비하여 시간 및 자원 절약 면에서 탁월한 효과를 보일 수 있음이 이해될 것이다.

다음으로, 상술한 금속층(20)의 일부로서 구리-주석(Cu-Sn)합금을 적용한 것에 대하여 살펴보도록 한다.

구리-주석합금을 베리어층으로 사용할 경우, Ni을 사용함에 따른 인체유해성 문제를 방지하고, 케리어프래임(11) 또는 다른 금속층(20)을 이루는 구리의 확산을 방지하며, 강자성 물질인 Ni 사용에 따른 와류 형성 및 열 발생, 이에 따른 자기 변형, 자기장 발생의 문제점을 방지할 수 있다.

우선, Cu-Sn합금의 최적 조성을 알아내기 위해 Cu-Sn 이원계 상태도를 검토하였다. 도 3은 Cu-Sn 이원계 상태도를 나타낸 도면이다.

도 3에 도시된 바와 같이, Cu-Sn 합금에서의 각 원소의 조성함량은 Cu 함량이 중량비 15 내지 55중량%, Sn 45 내지 85중량%의 합금 조성이 바람직하며, 더욱 바람직하게는 도 3에 점선으로 도시된 영역인 Cu 함량이 중량비 25 내지 35중량%(Sn 65 내지 75중량%)인 구간을 택할 수 있다.

상기 도 3의 점선 구간에서는 녹는점이 550 내지 690℃이며, 온도변화에 따라 최소한 다섯가지 서로 다른 상(L, ε, η, η', Sn)들이 각각 혹은 동시에 존재하고 있다. 이 영역에서는 비교적 넓은 범위에 걸쳐 상들이 안정하게 분포하여 외부 온도변화에 따른 합금 내의 상변화가 상대적으로 적다.

이하, 상술한 제조방법에 의해 제조된 반도체 패키지용 기판의 금속층에 각각 Cu-Sn합금과 Ni을 적용할 경우의 각각의 특성 변화에 대하여 실시예 및 비교예를 통하여 설명하기로 한다.

실시예 1

상기 반도체 패키지용의 기판의 제조방법에 의한 패턴형성단계(S20)에 있어서, 금속 박막(13)의 표면에 대한 표면처리를 Cu플래쉬 방법에 의하여 수행하고, 금속 박막(13)의 표면에서부터 Au 0.3㎛ 두께, Cu-Sn합금을 5㎛ 두께, Cu 50㎛ 두께, Cu-Sn합금을 5㎛ 두께, Au를 각각 0.3㎛ 두께로 순차적으로 도금 및 적층하여 금속층(20)을 완성하였다.

실시예 2

Cu플래쉬에 의한 표면처리를 수행하지 아니한 것 이외에는 실시예 1과 동일한 방법으로 금속층(20)을 형성하였다.

비교예

Cu-Sn합금 대신에 Ni금속을 사용한 것 이외에는 실시예 1과 동일한 방법으로 금속층(20)을 형성하였다.

이들에 대한 특성평가 방법은 아래와 같으며, 와이어본딩, 접착성, 내부식 성, 자기특성의 결과는 아래 <표 1>에 정리하였다.

와이어본딩 시험

시료를 와이어 본딩 장비를 이용하여 본딩한 후, 본딩 풀 테스터(bonding pull tester)를 이용하여 금 와이어 본딩 실험을 하였다.

접착성 실험

시료를 몰딩온도 170℃에서 90초간 몰딩한 후, 175℃에서 6시간 동안 열처리한 후, 에폭시 몰딩 화합물과 반도체 장치 제조용 기판과의 접착성 실험을 MRT(Moisture Resistance Test)에 의해 실시한 후, 제조용 기판과의 접착성을 SAT(Scanning Acoustic Test)검사를 통하여 수행하였다.

내부식성 시험

KS M 8012 중성염무분무시험법에 의거하여 시험하였는 바, 염화나트륨의 농도는 염화나트륨의 농도는 40g/ℓ이며, 압축공기 압력은 1.2㎏f/㎠, 분무량은 1.51㎖/80㎤/h, 공기 포화기 온도는 47℃, 염수탱크 온도는 35℃, 시험조 온도는 35℃이었다. 내크랙성은 저항변화율이 10% 이내, 단락, 절연파괴가 없으면 우수한 것으로 평가하였다.

자기 특성

실시예 1과 비교예를 통해 제조된 금속층 각각에 대하여 VSM(Vibrating Sample Magnetometer, Lakeshore 7407)을 이용하여 최대 20kOe의 인가 자장 하에서 측정하였다. 자화성이 있으면 ○, 자화성이 검출되지 아니하면 Ｘ로 표시하였다.

이에 대한 결과는 도 4a 및 도 4b에 도시하였다. 도 4a는 실시예 1에 의해 제조된 금속층의 자기이력곡선이며, 도 4b는 비교예에 의해 제조된 금속층의 자기이력곡선 그래프를 나타낸 것이다.

열팽창율

각각 실시예 1과 비교예를 통해 제조된 금속층에 대하여 상온에서부터 반도체 소자의 일반적인 사용한계온도인 100℃까지 TMA(Thermo-Mechanical Analysis) 분석을 통해 측정하였다.

이에 대한 결과는 도 5a 및 도 5b에 도시하였다. 도 5a는 실시예 1에 의해 제조된 배선패턴의 열팽창율을 나타낸 그래프이며, 도 5b는 비교예에 의해 제조된 배선패턴의 열팽창율을 나타낸 그래프이다.

<표 1>

구분		실시예 1	실시예 2	비교예	비고
도금층	상부도금층	Au	Au	Au	케리어프래임층에 이형제 도입
	제2베리어층	Cu-Sn합금	Cu-Sn합금	Ni
	중간도금층	Cu	Cu	Cu
	제1베리어층	Cu-Sn합금	Cu-Sn합금	Ni
	하부도금층	Au	Au	Au
	처리방법	Cu플레쉬	-	Cu플레쉬
와이어본딩(gf)		6.07	5.98	5.87	동등 수준
접착성		우수	우수	우수	동등 수준
내부식성		없음	없음	없음	동등 수준
자기특성		Ｘ	Ｘ	○	비교예의 좌화성 있음

○: 자화성 있음 , Ｘ: 자화성 없음

상기 특성 시험을 통한 시험 결과에 대하여 살펴보면,

와이어본딩 특성, 접착성, 내부식성 면에서는 실시예 1, 2 및 비교예 모두 동등한 특성을 보이나, 자화성 측면에서는 비교예의 경우에서 예상한 바와 같이 도금층이 자화되는 특성을 보였다. 이에 대하여 도 4a 및 도 4b의 자기이력 곡선을 비교하며 구체적으로 설명하도록 한다.

도 4a 및 도 4b에 도시된 자기이력 곡선을 비교해 보건대, 도 4b의 비교예의 경우, 전형적인 강자성체의 이력곡선을 나타내고 있는 반면, 도 4a에 도시된 실시예 1 및 2의 경우에는 전형적인 상자성체의 특성, 즉 비자성을 나타내고 있다.

이러한 결과를 토대로, 본 발명에 의한 반도체 페키지용 기판의 도금층은 외부 전자기장에 의한 열발생이나, 신호장애의 가능성이 훨씬 더 적을 것임을 예상할 수 있다.

또한, 도 5a 및 도 5b에 도시된 열팽창율 그래프를 보건대, 실시예에 의한 결과가 비교예에 의한 것보다 그 열팽창율이 더 낮은 것을 알 수 있다. 이러한 결과는 최종 반도체패키지 조립과정에서 Cu-Sn합금을 적용한 경우가 Ni을 적용한 것보다 응력발생과 이로 인한 변형이나 균열발생 가능성이 더 적다는 것을 보여준다.

본 발명의 권리 범위는 상기 실시예에 한정되는 것은 아니며, 첨부된 특허 청구 범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 변형할 수 있는 범위까지 본 발명의 청구 범위 내에 있다는 것이 이해될 것이다.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지용 기판의 제조방법에 대하여 나타낸 순서도

도 2는 본 발명의 일 실시예에 의한 반도체 패키지용 기판의 제조방법을 순차적으로 나타낸 단면도

도 3은 Cu-Sn합금의 이원계 상태도

도 4는 실시예 1 및 비교예에 의해 제조된 반도체 페키지용 기판 도금층의 자기이력곡선

도 5는 실시예 1 및 비교예에 의해 제조된 반도체 페키지용 기판 도금층의 열팽창율을 나타낸 그래프

도 6은 종래의 반도체 페키지용 기판을 나타낸 단면도

*도면의 주요 부분에 대한 부호의 설명*

10: 프레임부재 11: 케리어프래임

12: 전기전도성 이형피막 13: 금속 박막

20: 금속층 30: 반도체칩

40: 금속세선 50: 성형 수지

110: 기판 111: 케리어프래임

112: 다이접촉패드 113: 컨텍패드

120: 반도체칩 130: 금속세선

140: 성형수지

Claims

케리어프래임 및 금속 박막 사이에 전기전도성 이형피막을 개재하여 프래임부재를 제조하는 프래임 제공단계와;

상기 금속박막 위에 포토레지스트를 이용하여 Cu-Sn합금층을 포함하는 복수의 금속층을 도금함으로써, 소정의 패턴을 형성하는 패턴 형성단계와;

상기 금속층 위에 반도체칩을 설치하고, 성형수지로 상기 반도체칩 및 금속층을 봉입하는 패키지 형성단계와;

상기 전기전도성 이형피막을 이용하여 상기 금속 박막으로부터 상기 전기전도성 이형피막 및 캐리어프래임을 박리하는 박리단계를 포함하는 것을 특징으로 하는 이형피막을 이용한 반도체 패키지용 기판의 제조방법.
제1항에 있어서,

상기 캐리어프레임은 금속 혹은 엔지니어링 플라스틱을 이용한 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.
제1항에 있어서,

상기 금속 박막은 그 두께가 3 내지 20㎛인 것을 특징으로 하는 이형피막을 이용한 반도체 패키지용 기판의 제조방법.
제1항에 있어서,

상기 패턴형성단계에서 금속층은 Au층, Cu-Sn합금층, Au층의 순으로 적층하는 것을 특징으로 하는 이형피막을 이용한 반도체 패키지용 기판의 제조방법.
제1항에 있어서,

상기 패턴형성단계에서 금속층은 Au층, Cu-Sn합금층, Cu층, Cu-Sn합금층, Au층 순으로 적층하는 것을 특징으로 하는 이형피막을 이용한 반도체 패키지용 기판의 제조방법.
삭제
삭제
제1항에 있어서,

상기 패턴형성단계에서 금속층은 Au층, Pd층, Cu-Sn합금층, Pd층의 순으로 적층하는 것을 특징으로 하는 이형피막을 이용한 반도체 패키지용 기판의 제조 방법.
삭제
금속 박막 위에 도금되어 복수의 전극을 형성하는 반도체 패키지용 기판의 금속 도금층에 있어서,

상기 금속 도금층은 Cu-Sn 합금을 포함하는 것을 특징으로 하는 반도체 패키지용 금속 도금층.
제10항에 있어서,

상기 금속도금층은 Au층, Cu-Sn합금층, Au층의 순으로 적층되어 이루어진 것을 특징으로 하는 반도체 패키지용 금속 도금층.
제10항에 있어서,

상기 금속도금층은 Au층, Cu-Sn합금층, Cu층, Cu-Sn합금층, Au층 순으로 적층되어 이루어진 것을 특징으로 하는 반도체 패키지용 금속 도금층.
제10항에 있어서,

상기 금속도금층은 Au층, Pd층, Cu-Sn합금층, Pd층 순으로 적층되어 이루어진 것을 특징으로 하는 반도체 패키지용 금속 도금층.
제10항 내지 제13항 중 어느 한 항에 있어서,

상기 Cu-Sn합금의 합금비율은 Cu가 중량비 15 내지 55중량%, Sn이 중량비 45 내지 85중량%로 이루어진 것을 특징으로 하는 반도체 패키지용 금속 도금층.